单电子晶体管与MOS管构成的双阈值逻辑单元

摘要

本发明涉及一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源V

说明书

技术领域

本发明涉及微电子技术领域，特别是一种单电子晶体管与MOS管构成的双阈值逻辑单元。

背景技术

作为神经元输出转移函数，阈值逻辑（Threshold logic）在人工神经网络的研究中占据重要的地位。神经元是神经网络的基本单元，对于整个网络的复杂程度、规模以及鲁棒性起着决定性的作用。传统的神经网络通常需要双隐层的单阈值神经元才能实现任意的二值逻辑函数。随着神经网络复杂性的提升，神经元的数目显著增加，整个网络的规模急剧增大。若能使用具有多个阈值的神经元，则可以大大降低神经网络的规模和复杂程度。但是，由于多阈值逻辑是一种非线性函数，传统的CMOS电路通常难以简单实现。近年来，通过MOS管与新型纳米器件的混合使用，有望实现多阈值的逻辑功能。

作为新一代纳米电子器件的典型代表，单电子晶体管(Single electron transistor, SET)具有极低的功耗和超小的器件尺寸，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，被认为是制造下一代低功耗、高密度超大规模集成电路理想的基本器件。SET具有独特的库仑阻塞和库仑振荡效应，与MOS器件具有较好的兼容性。SET/MOS混合结构同时具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在多值、多阈值逻辑电路等传统CMOS电路较难实现的领域具有较大的应用前景。

发明内容

有鉴于此，本发明的目的是提供一种单电子晶体管与MOS管构成的双阈值逻辑单元。

本发明采用以下方案实现：一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，其特征在于：所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括四个输入端V₁、V₂、V₃和V₄，设置相应的V₁，V₂，V₃，V₄和V_ctrl，即可实现任意的二变量逻辑函数。

在本发明一实施例中，所述单电子晶体管的背栅电容C_ctrl=0.2aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为350 KΩ。

在本发明一实施例中，C₁、C₂、C₃和C₄分别为所述四个输入端V₁、V₂、V₃和V₄的电容，所述C₁=C₂=C₃=C₄=0.04aF。

在本发明一实施例中，所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=0，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为或门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=0，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为或非门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=1，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为与门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₄=1，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为与非门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₁，所述V₄=V₂，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为异或门逻辑。

在本发明一实施例中，所述V₁和V₂分别输入两个变量，所述V₃=V₁，所述V₄=V₂，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为同或门逻辑。

本发明可以实现双阈值的逻辑功能，具有较高的可重构特性，仅需要偏置输入端和控制端，而不需要改变电路的器件参数，即可实现任意的二变量函数（或、或非、与、与非、同或、异或）。该逻辑单元结构简单，仅消耗1个PMOS管，1个NMOS管和1个SET，具有多阈值、可重构特性，集成度高，能够有效地实现同一单元的不同逻辑功能。这些特点使得该双阈值逻辑单元能够应用于FPGA、人工神经网络等低功耗、高集成度超大规模集成电路中。

为使本发明的目的、技术方案及优点更加清楚明白，以下将通过具体实施例和相关附图，对本发明作进一步详细说明。

附图说明

图1为本发明双阈值逻辑单元的示意图。

图2为本发明双阈值逻辑单元的原理图。

图3为本发明双阈值逻辑的特性曲线。

图4a-4f为本发明或、或非、与、与非、同或、异或逻辑的电路偏置。

图5为本发明或、或非、与、与非、同或、异或逻辑的仿真图。

图6为本发明四输入转为单输入的真值表。

图7为本发明双阈值逻辑单元的电路参数。

具体实施方式

本发明提出了一种基于单电子晶体管和MOS管混合结构的双阈值逻辑单元的设计方法。作为新型纳米器件，单电子晶体管可以不遵循传统的基于布尔逻辑的设计方法，而采用阈值逻辑来进行电路的设计。阈值逻辑的逻辑过程比布尔逻辑复杂，能够更有效地实现逻辑功能。同时，SET与MOS管混合结构具有独特的库仑阻塞和库仑振荡效应，该单元可以实现双阈值的逻辑功能，具有可重构的特性，可以实现任意的二变量逻辑函数。

阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。双阈值逻辑要满足的逻辑方程如式（1）所示，其中W_i为输入V_i对应的权重，n为输入的个数，θ₁，θ₂为阈值。

（1）。

本发明提出的双阈值逻辑单元的示意图如图1所示。该模块有四个输入端（V₁，V₂，V₃和V₄），一个控制端V_ctrl和一个输出端F。四个输入端的1表示输入权重均为1。双阈值逻辑单元的原理图如图2所示。由图可知，该电路由1个PMOS管，1个NMOS管和1个四输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压V_ng是固定的，其值略大于NMOS管的阈值电压V_th, 使SET的漏极电压固定为V_ng-V_th。栅压通过电容耦合到库仑岛上。SET/MOS混合电路具有典型的库仑阻塞和振荡特性，并且通过调节背栅电压（V_ctrl），即可实现相位的平移特性。本发明充分利用SET/MOS混合电路的特性，通过设置合适的电路参数，即可实现双阈值逻辑功能。

具体的，如图2所示，本实施例提供一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源V_dd，所述PMOS管的栅极连接一基准电压V_pg，所述PMOS管的漏极作为所述双阈值逻辑单元的输出端F并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压V_ng，所述NMOS管的源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，所述单电子晶体管的背栅连接一背栅电压V_ctrl，所述单电子晶体管包括四个输入端V₁、V₂、V₃和V₄，设置相应的V₁，V₂，V₃，V₄和V_ctrl，即可实现任意的二变量逻辑函数；所述单电子晶体管的背栅电容C_ctrl=0.2aF，隧穿结电容C_s和C_d都为0.1 aF，隧穿结电阻R_s和R_d都为350 KΩ；C₁、C₂、C₃和C₄分别为所述四个输入端V₁、V₂、V₃和V₄的电容，所述C₁=C₂=C₃=C₄，优选的，C₁=C₂=C₃=C₄=0.04aF；所述PMOS管的宽长比为1/3，V_pg=0.4V，所述NMOS管的宽长比为1/3，V_ng=0.4V。

如图4a-4f所示，为了实现任意的二变量逻辑函数，设置相应的V₁，V₂，V₃，V₄和V_ctrl；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₄=0，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为或门逻辑；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₄=0，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为或非门逻辑；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₄=1，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为与门逻辑；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₄=1，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为与非门逻辑；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₁=a，所述V₄=V₂=b，且所述V_ctrl=0.52V，则所述双阈值逻辑单元为异或门逻辑；所述V₁和V₂分别输入两个变量（即令V₁=a，V₂=b），所述V₃=V₁=a，所述V₄=V₂=b，且所述V_ctrl=0.11V，则所述双阈值逻辑单元为同或门逻辑。

根据输入端通过电容耦合到库仑岛的电荷数相同的原则，将本发明提出的四输入SET/MOS混合电路中的四输入SET等效成单输入的SET，以便于电路的设计仿真。则有V₁C₁+V₂C₂+V₃C₃+V₄C₄=V_inC_in，其中V₁、V₂、V₃、V₄分别为四个输入端的电压，C₁、C₂、C₃、C₄分别为四个输入端耦合到库仑岛的电容。因此，V_in=(V₁C₁+V₂C₂+ V₃C₃+ V₄C₄)/C_in。由于四个输入对电荷的贡献作用是一样的，可令C₁= C₂=C₃=C₄=C_in /4，则V_in=(V₁+V₂ +V₃+V₄ )/4。由该式即可实现将四个输入V₁、V₂、V₃、V₄等效为一个输入V_in，等效后的真值表如表1所示。从表中可以看出，等效后的输入端V_in逻辑值为“0”，“1/4”，“1/2”，“3/4”，“1”。因此，四输入SET/MOS混合电路的输入输出特性曲线就可以等效为单输入的V_in-V_out特性曲线。

通过设置电路参数，控制背栅电压V_ctrl，电路的输入输出表现出如图3的特性曲线。由图3可知，电路存在两个阈值，阈值θ₁对应的电压约为0.14V，θ₂对应的电压约为0.64V。随着输入电压的增大，输出逻辑在两个阈值附近发生跳变，表现出双阈值的特性。当输入端偏置为V₁= V₃，V₂ = V₄，V_ctrl=0.52V，单端输入电压可简化为V_in=(V₁ +V₂ )/2。由图6可知，当输入V₁ V₂分别为“00”、“01”、“10”、“11”时，对应的等效输入电压V_in的逻辑分别为“0”、“1/2”、“1/2”、“1”，对应于输入电压V_in的电压值分别为0V、0.4V、0.4V、0.8V (如当输入逻辑为1/2时，对应的输入电压为 (1/2)*0.8V=0.4V )。由图3（虚线部分）可知，此时对应的输出逻辑分别为“0”、“1”、“1”、“0”。由此可知，该电路实现的是异或逻辑功能。通过改变控制端（V_ctrl=0.11V），同理可实现同或逻辑功能（如图3实线部分所示）。

对于或、或非、与、与非这四种逻辑，只要改变输入端的偏置，同理可以实现逻辑功能。以或逻辑为例，令V₃ = V₄= 0，则单端输入电压可简化为V_in=(V₁ +V₂ )/4。由图6可知，当输入V₁ V₂分别为“00”、“01”、“10”、“11”时，对应的等效输入电压V_in的逻辑分别为“0”、“1/4”、“1/4”、“1/2”，对应于输入电压V_in的电压值分别为0V、0.2V、0.2V、0.4V (如当输入逻辑为1/2时，对应的输入电压为 (1/2)*0.8V=0.4V )。由图3（虚线部分）可知，此时对应的输出逻辑分别为“0”、“1”、“1”、“1”。由此可知，该电路实现的是或逻辑功能。因此，根据特定的逻辑功能，设置对应的V₁，V₂，V₃，V₄，V_ctrl，即可实现任意的二变量逻辑函数。或、或非、与、与非、异或、同或函数对应的电路偏置情况分别如图4a-4f所示。

本发明利用HSPICE对双阈值逻辑单元进行功能性的仿真验证。SET的模型是目前广泛使用、精度高的宏模型（Compact macro-model）。该模型以子电路的形式定义在SPICE中。MOS管的模型使用目前公认的22 nm的预测技术模型（Predictive technology model）。在电路中，电源电压V_dd设置为0.80V，PMOS管和NMOS管的宽长比(W/L)均设为1/3，主要的仿真参数如图7所示。输入信号a，b以0.8V为高电平，以0V为低电平，仿真得到的特性曲线如图5所示。从图中可以看出，通过输入端的不同偏置，本发明提出的双阈值逻辑单元能够实现或、或非、与、与非、异或、同或等任意二变量逻辑函数。

上列较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。