MOS晶体管有效沟道长度测试结构及测试方法

摘要

本发明涉及半导体技术领域，公开了一种MOS晶体管有效沟道长度测试结构和测试方法，通过对掺杂条件完全相同的PN结第一测试单元和MOS晶体管第二测试单元的结电容测量，准确提取MOS晶体管有源区掺杂的横向扩散长度，进而准确测量MOS晶体管的有效沟道长度。此外，本发明提供的测试结构中MOS晶体管有源区采用LDD工艺实现，其有源区中仅位于接触通孔下方的区域为重掺杂区域，降低了重掺杂区对LDD横向扩散长度测量的影响，使得测量结果更为准确。本发明提供的测试结构及测试方法对MOS晶体管特征尺寸没有特定的依赖性，能够实现对小尺寸MOS晶体管有效沟道长度的高精度测试。

说明书

技术领域

本发明涉及半导体技术领域，特别涉及MOS晶体管中的有效沟道长度测试技术。

背景技术

在MOS晶体管中，沟道长度是一个重要的基础参数，对MOS晶体管的器件性能以至整个集成电路的设计和制造都有着极其重要的影响，因此，MOS晶体管有效沟道长度的测试和提取一直以来都是MOS器件研究领域的重要课题，特别是随着半导体器件尺寸不断缩小，有效沟道长度的准确测试和提取对于MOS器件及电路性能评估、半导体器件仿真建模及设计优化的影响越来越大，有效沟道长度测试的重要性愈发凸现出来。

图1为现有技术中MOS晶体管剖面结构示意图。如图1所示，MOS晶体管的典型结构包括置于半导体衬底或掺杂阱区100中的有源区110，栅极120以及覆盖栅极120侧壁的侧墙140，且MOS晶体管周围环绕有STI浅沟槽隔离130。此外，有源区110表面还具有与之连接的接触通孔150，用以实现MOS晶体管有源区的测量引出。在常规MOS晶体管结构中，通常采用LDD工艺实现轻掺杂源漏区，即：有源区110位于侧墙140及栅极130下方的区域110a为轻掺杂区域，其他区域110b为重掺杂区，而LDD工艺不可避免的带来掺杂的横向扩散长度ΔL，因此，MOS晶体管的有效沟道长度L_eff实际上并非设计沟道长度L_drawn（即：MOS晶体管栅极130长度），而应为：L_eff=L_drawn-ΔL。

现有技术中，应用最为广泛的测试MOS晶体管有效沟道长度L_eff的方法是沟道电阻法，该方法主要利用MOS晶体管在线性工作状态下的的I-V特性：                                                ，其中，I_ds为源漏电流，μ_eff为有效载流子迁移率，C_ox为单位面积栅氧化层电容，W/L为MOS晶体管沟道宽长比，V_gs为栅源电压，V_ds为源漏电压，V_th为阈值电压，根据MOS晶体管的电流电压特性可以得到沟道电阻，由此通过设计不同沟道长度L_drawn的MOS晶体管结构即可测得有源区LDD掺杂的横向扩散长度ΔL，从而进一步测量MOS晶体管的有效沟道长度L_eff。但是，沟道电阻法测量过程中通常认为源漏电阻R_sd是与栅压V_gs无关的常数，而随着器件尺寸的进一步缩小，MOS晶体管的沟道长度L_drawn越来越小，栅压V_gs对源漏电阻R_sd的调制效应越来越明显，而且阈值电压V_th的计算是否准确也会对有源区LDD掺杂的横向扩散长度ΔL提取的准确性产生重要影响，因此随着半导体器件特征尺寸不断缩小，利用沟道电阻测量有效沟道长度的准确性越来越低。

现有技术中另一种应用较广的测量MOS晶体管有效沟道长度的方法是栅电容法，该方法通过测量MOS晶体管中电荷积累区和反型区的栅电容差得到栅-沟道电容，通过设计沟道宽度W足够大的一组器件即可测量MOS晶体管有源区LDD掺杂的横向扩散长度ΔL。在该方法中，隐含地假定了反型区电容C_Gi和积累区电容C_Ga均是与栅压V_gs无关的常数，而该假定只对长沟道MOS晶体管成立，对于短沟道MOS器件，积累区电容C_Ga会随着栅源电压V_gs而变化，从而导致栅-沟道电容C_GC无法准确计算。利用栅电容法提取有效沟道长度L_eff的方法对于小尺寸器件存在很大的局限性。

因此，随着半导体器件特征尺寸的不断缩小及工艺制程节点的不断向前推进，面向小尺寸器件提供更为有效的有效沟道长度测试结构和测试方法显得尤为重要。

发明内容

本发明所要解决的技术是，提供一种MOS晶体管有效沟道长度测试结构及测试方法，能够准确提取MOS晶体管有效沟道长度，并降低测试结构对器件特征尺寸的依赖性。

为解决上述技术问题，本发明提供了一种MOS晶体管有效沟道长度测试结构，该结构包括第一测试单元和第二测试单元，第一测试单元包括三个或三个以上PN结，第二测试单元包括两个或两个以上MOS晶体管。

进一步的，第一测试单元中的PN结为具有浅沟槽隔离的纵向PN结。

进一步的，所述PN结离子注入掺杂区的掺杂类型、掺杂浓度、离子注入深度等均与所述MOS晶体管有源区的掺杂条件相同，所述PN结和所述MOS晶体管置于相同的半导体衬底或掺杂阱区内。

进一步的，第一测试单元的各PN结掺杂区和第二测试单元的各MOS晶体管有源区均连接有相同特征尺寸的接触通孔，所述接触通孔下方的半导体衬底中具有与之接触的重掺杂区。

进一步的，第一测试单元中各PN结的掺杂区和第二测试单元中各MOS晶体管的有源区采用LDD注入形成，其掺杂浓度小于所述重掺杂区的掺杂浓度，离子注入深度小于所述重掺杂区的离子注入深度。

作为可选的技术方案，第一测试单元包括三个纵向PN结，且所述三个PN结具有各不相同的面积和周长；第二测试单元包括两个MOS晶体管，且所述两个MOS晶体管具有不同的沟道宽度。

作为可选的技术方案，第一测试单元包括n个纵向PN结，其中，n₁个PN结并联形成第一等效PN结，n₂个PN结并联形成第二等效PN结，n₃个PN结并联形成第三等效PN结，n、n₁、n₂、n₃均为整数且n₁+n₂+ n₃=n＞3，所述第一等效PN结、第二等效PN结和第三等效PN结具有各不相同的等效面积和等效周长。

作为可选的技术方案，第二测试单元包括m个MOS晶体管，其中，m₁个MOS晶体管级联形成第一叉指状MOS结构，m₂个MOS晶体管级联形成第二叉指状MOS结构，m、m₁、m₂均为整数且m₁+m₂=m＞2。在该技术方案中，可选的，第一叉指状MOS结构与第二叉指状MOS结构中MOS晶体管数量相同，沟道宽度不同；可选的，第一叉指状MOS结构和第二叉指状MOS结构中MOS晶体管数量不同，沟道宽度相同。

本发明还提供了一种MOS晶体管有效沟道长度测试方法，包括以下步骤：

提供第一测试单元，包括三个或三个以上具有浅沟槽隔离的纵向PN结；

测量所述第一测试单元中各PN结的结电容值；

提取所述第一测试单元中各PN结底部界面单位面积结电容C_js、PN结掺杂区与浅沟槽隔离的边界单位周长结电容C_jsw；

提供第二测试单元，包括两个或两个以上MOS晶体管，所述MOS晶体管有源区的掺杂类型、掺杂浓度、离子注入深度等均与所述PN结离子注入掺杂区的掺杂条件相同，且置于与所述PN结相同的半导体衬底或掺杂阱区内；

测量所述第二测试单元中各MOS晶体管的结电容；

提取所述第二测试单元中各MOS晶体管有源区掺杂的横向扩散长度ΔL；

测得所述MOS晶体管有效沟道长度。

进一步的，第一测试单元的各PN结掺杂区和所述第二测试单元的各MOS晶体管有源区均连接有相同特征尺寸的接触通孔。且第一测试单元中各PN结的掺杂区和第二测试单元中各MOS晶体管的有源区均采用LDD注入形成，其掺杂浓度小于所述重掺杂区的掺杂浓度，离子注入深度小于所述重掺杂区的离子注入深度。此时，对所述第一测试单元的测试还需提取单个重掺杂区结电容C_CT。

作为可选的技术方案，第一测试单元中各PN结的结电容C_d包括底部结电容、重掺杂区结电容和浅沟槽隔离侧边电容，且C_d= i×C_CT+C_js×A_rd+C_jsw×P_jd，其中，i为所述PN结掺杂区中接触通孔数量，C_CT为单个所述重掺杂区结电容，A_rd为所述PN结掺杂区底部界面面积，C_js为所述PN结掺杂区底部界面单位面积结电容，P_jd为所述PN结掺杂区与浅沟槽隔离界面的边界周长，C_jsw为所述PN结掺杂区与浅沟槽隔离边界处单位周长结电容。

作为可选的技术方案，第一测试单元包括n个纵向PN结，其中，n₁个PN结并联形成第一等效PN结，n₂个PN结并联形成第二等效PN结，n₃个PN结并联形成第三等效PN结，n、n₁、n₂、n₃均为整数且n₁+n₂+ n₃=n＞3，所述第一等效PN结、第二等效PN结、第三等效PN结具有各不相同的等效面积和等效周长；此时，仅测量所述第一测试单元中第一等效PN结、第二等效PN结和第三等效PN结的结电容。

作为可选的技术方案，第二测试单元中各MOS晶体管的结电容C_bs包括底部结电容、重掺杂区结电容、浅沟槽隔离侧边电容和沟道侧边电容，且C_bs=k×C_CT+C_js×A_r+C_jsw×P_j+C_jswg×W_total，其中，k为所述MOS晶体管有源区中接触通孔数量，C_CT为所述重掺杂区结电容，A_r为所述MOS晶体管有源区底部界面面积，C_js为所述MOS晶体管有源区底部界面单位面积结电容，P_j为所述MOS晶体管有源区与浅沟槽隔离界面的边界周长，C_jsw为所述MOS晶体管有源区与浅沟槽隔离界面处单位周长结电容，W_total为所述MOS晶体管有源区与沟道界面处的边界总长，C_jswg为所述MOS晶体管有源区与沟道界面处单位沟道宽度结电容。

进一步的，第二测试单元中各MOS晶体管有源区底部界面面积A_r=2W×(SA+ΔL)，所述MOS晶体管有源区与浅沟槽隔离界面的边界周长P_j=4 (SA +ΔL)+2W，所述MOS晶体管有源区与沟道界面处的边界总长W_total=2W，其中，W为所述MOS晶体管沟道宽度，SA为所述MOS晶体管有源区边界与临近栅极的距离，ΔL为所述MOS晶体管有源区LDD掺杂的横向扩散长度。

作为可选的技术方案，第二测试单元包括m个MOS晶体管，其中，m₁个MOS晶体管级联形成第一叉指状MOS结构，m₂个MOS晶体管级联形成第二叉指状MOS结构，m、m₁、m₂均为整数且m₁+m₂=m＞2，且所述第一叉指状MOS结构与所述第二叉指状MOS结构具有不同的MOS晶体管数量或不同的沟道宽度；此时，仅测量所述第二测试单元中第一叉指状MOS结构结电容值和第二叉指状MOS结构结电容值。

进一步的，所述第二测试单元中MOS晶体管有源区与所述第一测试单元中PN结掺杂区的底部界面单位结电容C_js、与浅沟槽隔离边界处单位周长结电容C_jsw均相同。第一测试单元、第二测试单元中结电容值的测量采用电容电压特性测量仪或数字电容测试仪实现。

本发明的优点在于，提供的MOS晶体管有效沟道长度测试结构及测试方法基于一组掺杂条件完全相同的纵向PN结和MOS晶体管，包括若干不同设计参数的测试结构，即：不同面积和周长的PN结以及不同沟道宽度的MOS晶体管或包括不同晶体管数量的叉指状MOS结构，通过对PN结结电容的测试及相关参数提取，综合考虑工艺过程中由于横向扩散效应等引入的参数变量，精确测量第二测试单元中MOS晶体管有源区LDD注入的横向扩散长度ΔL，进而准确测得采用相同LDD工艺参数的MOS晶体管有效沟道长度。

此外，与传统MOS晶体管结构相比，本发明提供的第二测试单元中的MOS晶体管有源区采用LDD工艺实现，其有源区大部分区域为轻掺杂区域，仅位于接触通孔下方的区域为重掺杂区域，降低了重掺杂对LDD横向扩散长度测量的影响，使得测量结果更为准确。与现有技术相比，本发明提供的测试结构及测试方法对MOS晶体管的特征尺寸并没有特定的依赖性，随着半导体器件特征尺寸的缩小和工艺制程节点的向前推进，仍能保证对MOS晶体管有效沟道长度的高精度测试，实现对MOS晶体管性能的有效表征和MOS器件及MOS电路仿真模型的设计优化。

附图说明

图1为现有技术中MOS晶体管剖面结构示意图；

图2为本发明第一测试单元纵向PN结剖面结构示意图；

图3为本发明第一测试单元纵向PN结版图结构示意图；

图4为本发明第一测试单元等效PN结版图结构示意图；

图5为本发明第二测试单元MOS晶体管剖面结构示意图；

图6为本发明第二测试单元叉指状MOS结构剖面结构示意图；

图7为本发明第二测试单元叉指状MOS结构版图结构示意图；

图8为本发明MOS晶体管有效沟道长度测试方法步骤流程图；

图9为本发明MOS晶体管有效沟道长度测试方法中拟合的C_bs’-W曲线示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

本发明第一具体实施方式提供一MOS晶体管有效沟道长度测试结构。

本具体实施方式提供的MOS晶体管有效沟道长度测试结构包括第一测试单元和第二测试单元。

第一测试单元包括三个或三个以上具有浅沟槽隔离的纵向PN结，图2为该PN结剖面结构示意图。如图2所示，该PN结置于半导体衬底100上，具有一掺杂区101，且掺杂区101周围环绕有浅沟槽隔离130。该PN结的掺杂区101采用LDD工艺注入形成，其表面连接有接触通孔105，用以实现PN结的测量引出。所述接触通孔105下方的区域具有一重掺杂区106，该重掺杂区106的掺杂浓度大于所述PN结掺杂区101的掺杂浓度，且重掺杂区106的离子注入深度大于所述PN结掺杂区101的离子注入深度。需要指出的是，第一测试单元中各PN结掺杂区101表面连接的接触通孔105具有相同的特征尺寸。

本具体实施方式中，半导体衬底100为第一半导体类型掺杂，PN结的掺杂区101为第二半导体类型掺杂，重掺杂区106的掺杂浓度大于掺杂区101的掺杂浓度。可选的，半导体衬底100也可替换为第一半导体类型掺杂的阱区，第一测试单元的PN结置于所述阱区内。作为最佳实施例，第一测试单元中各纵向PN结为PN结二极管，为保证所述各PN结二极管的正常测试，与掺杂区101接触形成PN结的半导体衬底100或第一半导体类型掺杂的阱区表面也具有一接触通孔105，用于实现测量引出，同时，为保证接触通孔105的正常工作，半导体衬底100或第一半导体类型掺杂的阱区表面的接触通孔105下方具有第二重掺杂区，该第二重掺杂区为第一半导体类型掺杂，且其掺杂浓度大于所述半导体衬底100或第一半导体类型掺杂的阱区的掺杂浓度。

如图2所示，PN结的掺杂区101与半导体衬底100的底部界面201处具有底部结电容，该底部界面面积为A_rd，其单位面积结电容为C_js；PN结的掺杂区101与浅沟槽隔离130界面202处具有侧边结电容，该界面202的边界周长为P_jd，其单位周长结电容为C_jsw，单个重掺杂区106与半导体衬底100相邻接的界面处具有结电容C_CT，PN结的掺杂区101表面具有i个接触通孔105，即：该结构中掺杂区101内包括i个重掺杂区106，则图2所示纵向PN结的结电容C_d＝i×C_CT＋C_js×A_rd＋C_jsw×P_jd。作为另一实施例，半导体衬底100还可替换为第一半导体类型掺杂的阱区，所述PN结掺杂区101形成于该阱区内，掺杂区101与阱区接触形成纵向PN结。

作为可选实施方式，第一测试单元包括三个纵向PN结，图3为第一测试单元PN结版图结构示意图。如图3所示，第一测试单元包括基于半导体衬底100、环绕有浅沟槽隔离130的第一PN结D₁、第二PN结D₂和第三PN结D₃，掺杂区101与半导体衬底100接触形成纵向PN结，所述第一、第二、第三PN结的掺杂区101表面均连接有接触通孔105，所述各接触通孔105下方的半导体衬底100中包括一重掺杂区106。在本实施方式中，第一PN结D₁、第二PN结D₂和第三PN结D₃具有不同的面积和周长，即：第一PN结D₁、第二PN结D₂和第三PN结D₃具有各不相同的结电容，分别测量第一PN结D₁的结电容C_d1、第二PN结D₂的结电容C_d2和第三PN结D₃的结电容C_d3，即可提取该结构中PN结底部单位面积结电容C_js和浅沟槽隔离边界单位周长结电容C_jsw。作为可选实施例，第一、第二、第三PN结的掺杂区101表面各连接有一个或多个接触通孔105，且第一PN结D₁、第二PN结D₂和第三PN结D₃的掺杂区101表面连接的接触通孔105数量可以相同，也可以不同，但所述各接触通孔105均具有相同的特征尺寸。

作为最佳实施方式，第一测试单元包括n个纵向PN结，其中，n₁个PN结并联形成第一等效PN结，n₂个PN结并联形成第二等效PN结，n₃个PN结并联形成第三等效PN结，n、n₁、n₂、n₃均为整数且n₁+n₂+ n₃=n＞3，且第一等效PN结D₁’、第二等效PN结D₂’和第三等效PN结D₃’具有不同的等效面积和等效周长。

图4为等效PN结D’版图结构示意图。如图4a/图4b所示，等效PN结D’置于第一半导体类型掺杂的半导体衬底100中，包括纵向PN结D_a、D_b、D_c等多个环绕有浅沟槽隔离130的PN结结构，且各PN结的掺杂区101表面均连接有相同特征尺寸的接触通孔105，并联形成等效PN结D’的多个纵向PN结D_a、D_b、D_c的接触通孔105_a、105_b、105_c连接在一起。在该实施方式中，并联形成等效PN结D’的各纵向PN结中，掺杂区101表面可连接一个或多个接触通孔105，各PN结所连接的接触通孔105数量可以相同，也可以不同。作为另一实施例，半导体衬底100也可替换为掺杂阱区，等效PN结D’置于掺杂阱区内。图4a、图4b分别为等效PN结D’的两种版图结构示意图。如图4a、图4b所示，形成等效PN结D’的各并联纵向PN结可以如图4a所示相互间隔，各环绕PN结结构的浅沟槽隔离130之间间隔有半导体衬底，也可以如图4b所示，各相邻PN接结构共用浅沟槽隔离130，使得所述第一测试单元具有更高的集成度。

该实施方式中，第一等效PN结D₁’、第二等效PN结D₂’和第三等效PN结D₃’结电容的测量及PN结结构中底部单位面积结电容C_js和浅沟槽隔离边界单位周长结电容C_jsw的提取与上述描述相同，在此不再赘述。需要指出的是，与单个PN结结电容的测量相比，采用多个PN结并联形成等效PN结的等效面积、等效周长具有较为灵活的可选择性和更大的参数范围，因此，等效PN结结构的结电容测量精度更高，该实施方式下提取的底部单位面积结电容C_js和浅沟槽隔离边界单位周长结电容C_jsw更为准确。

第二测试单元包括两个或两个以上MOS晶体管。图5为第二测试单元中MOS晶体管剖面结构示意图。如图5所示，所述MOS晶体管置于第一半导体类型掺杂的半导体衬底100上，为源/漏对称结构，且周围环绕有浅沟槽隔离130。MOS晶体管包括有源区110及栅极120，栅极120侧壁覆盖有侧墙140，其中，有源区110为第二类型半导体掺杂，有源区110边界与邻近栅极120的距离为SA，有源区110采用LDD工艺，离子注入掺杂的横向扩散长度为ΔL。本具体实施方式中，MOS晶体管有源区110表面连接有接触通孔150，用以实现MOS晶体管源、漏有源区的测量引出。所述接触通孔150下方的区域为一重掺杂区160，该重掺杂区160的掺杂类型与有源区110相同，但其掺杂浓度大于所述有源区110的掺杂浓度，且其离子注入深度大于所述有源区110的离子注入深度。需要指出的是，第二测试单元中各MOS晶体管有源区110表面连接的接触通孔150具有相同的特征尺寸，且其特征尺寸与第一测试单元中各PN结掺杂区101表面连接的接触通孔150特征尺寸相同。本具体实施方式中，MOS晶体管有源区110表面连接的接触通孔150为一个或多个，且第二测试单元中各MOS晶体管有源区110表面连接的接触通孔150数量可以相同，也可以不同。

作为另一实施例，半导体衬底也可替换为第一半导体类型掺杂的阱区，该MOS晶体管置于所述阱区中，重掺杂区160的掺杂浓度大于有源区110的掺杂浓度，更优的，第二测试单元中各MOS晶体管具有相同的栅长和侧墙宽度。

本具体实施方式中，MOS晶体管有源区110的掺杂类型、掺杂浓度、离子注入深度等均与第一测试单元中PN结离子注入掺杂区101的掺杂条件相同，MOS晶体管中重掺杂区160的掺杂类型、掺杂浓度、离子注入深度等也与第一测试单元中PN结中重掺杂区106的掺杂条件相同，且MOS晶体管与PN结置于相同的半导体衬底100或掺杂阱区上，即：MOS晶体管有源区110与半导体衬底100的底部界面210单位面积结电容与第一测试单元中PN结底部界面单位面积结电容相等；MOS晶体管有源区110与浅沟槽隔离130界面边界220处单位周长结电容与第一测试单元中PN结掺杂区101与浅沟槽隔离130边界处单位周长结电容相等，MOS晶体管中单个重掺杂区160结电容与第一测试单元中PN结重掺杂区106结电容C_CT相等。除上述三种结电容外，MOS晶体管的主要结电容还包括有源区110与MOS晶体管沟道界面230处的结电容，所述MOS晶体管有源区与沟道界面处的边界总长为W_total，该单位沟道宽度结电容为C_jswg。如图4所示，第二测试单元中，各MOS晶体管的结电容：

C_bs=k×C_CT+C_js×A_r+C_jsw×P_j+C_jswg×W_total，

作为可选实施方式，第二测试单元包括第一MOS晶体管M₁、第二MOS晶体管M₂，且所述第一、第二MOS晶体管具有不同的沟道宽度W₁、W₂，即：第一MOS晶体管M₁和第二MOS晶体管M₂具有不同的结电容。

对于单个MOS晶体管而言：

A_r＝2W×(SA＋ΔL)；P_j＝4×(SA＋ΔL)＋2W；W_total＝2W。其中，W为MOS晶体管沟道宽度。

测量第二测试单元中第一MOS晶体管M₁和第二MOS晶体管M₂的结电容，根据两MOS晶体管结电容表达式及沟道宽度值拟合C_bs-W曲线，即可提取第二测试单元中MOS晶体管有源区110离子注入掺杂的横向扩散长度ΔL，从而可进一步测得相同LDD工艺参数下任一MOS晶体管的有效沟道长度。

作为最佳实施方式，第二测试单元包括m个MOS晶体管，其中，m₁个MOS晶体管级联形成第一叉指状MOS结构M₁’，m₂个MOS晶体管级联形成第二叉指状MOS结构M₂’，m、m₁、m₂均为整数且m₁+m₂=m＞2。其中，第一叉指状MOS结构M₁’和第二叉指状MOS结构M₂’的MOS晶体管数量相同、沟道宽度不同，或MOS晶体管数量不同、沟道宽度相同；即：第二测试单元中，第一叉指状MOS结构M₁’和第二叉指状MOS结构M₂’具有不同的结电容。

图6为叉指状MOS结构剖面结构示意图，图7为叉指状MOS结构版图结构示意图。

如图6、图7所示，所述叉指状MOS结构置于半导体衬底100上，且周围环绕有浅沟槽隔离130，用以与半导体衬底100上的其他器件隔离。该包括多个MOS晶体管级联的叉指状MOS结构中，相邻两MOS晶体管共用一有源区110，有源区110边界与邻近栅极120的距离均为SA，叉指状MOS结构中相邻两栅极120的距离为PS。本具体实施方式中，有源区110为LDD工艺实现的轻掺杂源漏，该工艺过程中离子注入的横向扩散长度为ΔL。有源区110表面连接有接触通孔150，所述接触通孔150下方的区域为一重掺杂区160，该重掺杂区160的掺杂类型与有源区110相同，但其掺杂浓度大于所述有源区110的掺杂浓度，且其离子注入深度大于所述有源区110的离子注入深度。该叉指状MOS结构中各MOS晶体管有源区110表面连接的接触通孔150具有相同的特征尺寸，且其特征尺寸与第一测试单元中各PN结掺杂区101表面连接的接触通孔150特征尺寸相同。

作为最佳实施例，叉指状MOS结构中，各MOS晶体管的栅极120具有相同的栅长，覆盖栅极120侧壁的侧墙140具有相同的侧墙宽度，相邻两栅极120的间距PS也相同，且叉指状MOS结构中各MOS晶体管具有相同的沟道宽度W。

如图6所示，叉指状MOS结构中的结电容主要包括：各MOS晶体管有源区110与半导体衬底100界面210处的底部结电容，各MOS晶体管有源区100与浅沟槽隔离130界面边界220处的侧边结电容，各MOS晶体管接触通孔150下方的重掺杂区160界面结电容，以及各MOS晶体管有源区100与MOS晶体管沟道界面230处的侧边结电容。则叉指状MOS结构的结电容：C_bs’=k×C_CT+C_js×A_r’+C_jsw×P_j’+C_jswg×W_total’，其中，k为所述叉指状MOS结构有源区110所连接的接触通孔150总数，C_CT为所述叉指状MOS结构中单个重掺杂区160结电容，A_r’为所述叉指状MOS结构有源区110底部界面210总面积，C_js为所述叉指状MOS结构有源区110底部界面210单位面积结电容，P_j’为所述叉指状MOS结构有源区110与浅沟槽隔离130界面220的边界总周长，C_jsw为所述叉指状MOS结构有源区110与浅沟槽隔离130界面220处单位周长结电容，W_total’为所述叉指状MOS结构有源区110与沟道界面230处的边界总长，C_jswg为所述叉指状MOS结构有源区110与沟道界面230处单位沟道宽度结电容。

如图7所示，结合图6所示叉指状MOS结构剖面结构示意图可知，在包括m’个MOS晶体管级联的叉指状MOS结构中，各叉指MOS晶体管具有相同的栅极120长度，且相邻两叉指栅极120间距PS相等，则所述叉指状MOS结构有源区110底部界面210总面积：

A_r’＝W×[(PS＋2ΔL)×(m’-1)＋2(SA＋ΔL)]；

所述叉指状MOS结构有源区110与浅沟槽隔离130界面220的边界总周长：P_j’＝2×(PS＋2ΔL)×(m’-1)＋4(SA＋ΔL)＋2W；

所述叉指状MOS结构有源区110与沟道界面230处的边界总长：

W_total’＝2W×m’。

由上述描述可知，在本具体实施方式中，分别测量第二测试单元中第一叉指状MOS结构结电容C_bs1’和第二叉指状MOS结构结电容C_bs2’，根据第二测试单元设计参数，即可提取第二测试单元中有源区110离子注入掺杂的横向扩散长度ΔL，从而实现对采用相同LDD工艺参数的任一MOS晶体管有效沟道长度的准确测量。

需要指出的是，本具体实施方式提供的MOS晶体管有效沟道长度测试结构中，第一测试单元中的PN结掺杂区和第二测试单元中MOS晶体管的有源区具有相同的掺杂类型、掺杂浓度和离子注入深度，第一测试单元、第二测试单元中的重掺杂区具有相同的掺杂类型、掺杂浓度和离子注入深度，第一测试单元、第二测试单元中的接触通孔具有相同的特征尺寸，且第一、第二测试单元置于相同的半导体衬底或掺杂阱区中，待测MOS晶体管与PN结掺杂区和MOS晶体管有源区采用相同的LDD工艺参数，从而保证了测试结果的准确性。

本具体实施方式提供的MOS晶体管有效沟道长度测试结构基于一组掺杂条件完全相同的纵向PN结和MOS晶体管，包括若干不同设计参数的测试结构，即：不同面积和周长的PN结以及不同沟道宽度的MOS晶体管或包括不同晶体管数量的叉指状MOS结构，通过对PN结结电容的测试及相关参数提取，综合考虑工艺过程中由于横向扩散效应等引入的参数变量，精确测量第二测试单元中MOS晶体管有源区LDD注入的横向扩散长度ΔL，进而准确测得待测MOS晶体管的有效沟道长度。

此外，与传统MOS晶体管结构相比，本具体实施方式提供的第二测试单元中的MOS晶体管有源区采用LDD工艺实现，其有源区大部分区域为轻掺杂区域，仅位于接触通孔下方的区域为重掺杂区域，降低了重掺杂区对LDD横向扩散长度测量的影响，使得测量结果更为准确。

本发明第二具体实施方式提供一MOS晶体管有效沟道长度测试方法。

图8为本具体实施方式提供的MOS晶体管有效沟道长度测试方法步骤流程图。

如图8所示，本具体实施方式提供的MOS晶体管有效沟道长度测试方法包括以下步骤：

步骤S1：提供第一测试单元，包括三个或三个以上具有浅沟槽隔离的纵向PN结。

该步骤中，第一测试单元中PN结结构如图2所示，各PN结均置于半导体衬底100上，具有一掺杂区101，且掺杂区101周围环绕有浅沟槽隔离130。该PN结的掺杂区101采用LDD工艺注入形成，其表面连接有接触通孔105，用以实现PN结的测量引出。所述接触通孔105下方的区域具有一重掺杂区106，该重掺杂区106的掺杂浓度大于所述PN结掺杂区101的掺杂浓度，且重掺杂区106的离子注入深度大于所述PN结掺杂区101的离子注入深度。需要指出的是，第一测试单元中各PN结掺杂区101表面连接的接触通孔105具有相同的特征尺寸。此外，半导体衬底100为第一半导体类型掺杂，PN结的掺杂区101为第二半导体类型掺杂，重掺杂区106的掺杂浓度大于掺杂区101的掺杂浓度，且重掺杂区106的离子注入深度大于掺杂区101的离子注入深度。需要注意的是，第一测试单元中各纵向PN结的掺杂区和重掺杂区分别具有相同的掺杂类型、掺杂浓度和离子注入深度，且置于相同的半导体衬底或掺杂阱区内。

作为可选实施方式，第一测试单元包括三个纵向PN结。如图3所示，第一测试单元包括基于半导体衬底100、环绕有浅沟槽隔离130的第一PN结D₁、第二PN结D₂和第三PN结D₃，掺杂区101与半导体衬底100接触形成纵向PN结，所述第一、第二、第三PN结的掺杂区101表面均连接有接触通孔105，所述各接触通孔105下方的半导体衬底100中包括一重掺杂区106。在本实施方式中，第一PN结D₁、第二PN结D₂和第三PN结D₃具有不同的面积和周长。作为可选实施例，第一、第二、第三PN结的掺杂区101表面各连接有一个或多个接触通孔105，且第一PN结D₁、第二PN结D₂和第三PN结D₃的掺杂区101表面连接的接触通孔105数量可以相同，也可以不同，但所述各接触通孔105均具有相同的特征尺寸。

作为最佳实施方式，第一测试单元包括n个纵向PN结，其中，n₁个PN结并联形成第一等效PN结，n₂个PN结并联形成第二等效PN结，n₃个PN结并联形成第三等效PN结，n、n₁、n₂、n₃均为整数且n₁+n₂+ n₃=n＞3，且第一等效PN结D₁’、第二等效PN结D₂’和第三等效PN结D₃’具有不同的等效面积和等效周长。

步骤S2：测量所述第一测试单元中各PN结的结电容值。

该步骤中，当第一测试单元包括三个纵向PN结时，分别测量第一PN结D₁的结电容C_d1、第二PN结D₂的结电容C_d2和第三PN结D₃的结电容C_d3；当第一测试单元包括多个纵向PN结时，分别测量第一等效PN结D₁’的结电容C_d1’、第二PN结D₂’的结电容C_d2’和第三PN结D₃’的结电容C_d3’。上述第一测试单元各结电容的测量采用电容电压特性测量仪、数字电容测试仪或其他本领域常用的电容特性测量仪器实现。

步骤S3：提取第一测试单元中各PN结底部界面单位面积结电容C_js、侧边界面处PN结掺杂区与浅沟槽隔离的边界单位周长结电容C_jsw、单个重掺杂区结电容C_CT。

该步骤中，由图2所示纵向PN结结构及第一具体实施方式中对第一测试结构结电容的描述可知，第一测试单元中各PN结的结电容C_d主要包括底部结电容、浅沟槽隔离侧边电容和重掺杂区结电容，且C_d＝i×C_CT＋C_js×A_rd＋C_jsw×P_jd，其中，i为纵向PN结掺杂区101表面连接的接触通孔105数量，C_CT为单个重掺杂区结电容，A_rd为所述PN结底部界面201面积，C_js为所述PN结底部界面201单位面积结电容，P_jd为所述PN结掺杂区101与浅沟槽隔离130界面202的边界周长，C_jsw为所述PN结掺杂区101与浅沟槽隔离130界面202处单位周长结电容。

作为可选实施方式，第一测试单元包括三个纵向PN结，根据步骤S2中测量得到的第一PN结D₁结电容C_d1、第二PN结D₂结电容C_d2和第三PN结D₃结电容C_d3联立方程：，其中i₁、i₂、i₃分别第一PN结D₁、第二PN结D₂和第三PN结D₃掺杂区101表面连接的金属通孔105数量，A_rd1、A_rd2、A_rd3分别为第一PN结D₁、第二PN结D₂和第三PN结D₃底部界面201面积，P_jd1、P_jd2、P_jd3分别为第一PN结D₁、第二PN结D₂结和第三PN结D₃掺杂区101与浅沟槽隔离130界面202的边界周长，i₁、i₂、i₃、A_rd1、A_rd2、A_rd3、P_jd1、P_jd2、P_jd3均为第一测试单元的设计参数，可直接提取。根据上述联立方程即可提取得到所述第一测试单元中PN结掺杂区101与半导体衬底100的底部界面201单位面积结电容C_js、PN结掺杂区101与浅沟槽隔离130的界面202处单位周长结电容C_jsw以及第一测试单元中单个重掺杂区结电容C_CT。

作为最佳实施方式，第一测试单元包括多个纵向PN结，步骤S2中测量得到n₁个PN结并联形成的第一等效PN结D₁’的结电容C_d1’、第二等效PN结D₂’的结电容C_d2’和第三等效PN结D₃’的结电容C_d3’。该实施方式中，第一等效PN结D₁’、第二等效PN结D₂’和第三等效PN结D₃’接触通孔105数量i₁’、i₂’、i₃’，等效面积A_rd1’、A_rd2’、A_rd3’以及等效周长P_jd1’、P_jd2’、P_jd3’均可根据第一测试单元中各PN结的设计参数直接提取，其结电容的测量及PN结结构中底部单位面积结电容C_js、浅沟槽隔离边界单位周长结电容C_jsw以及单个重掺杂区结电容C_CT的提取与上述描述相同，在此不再赘述。需要指出的是，与单个PN结结电容的测量相比，采用多个PN结并联形成等效PN结的等效面积、等效周长具有较为灵活的可选择性和更大的参数范围，因此，等效PN结结构的结电容测量精度更高，该实施方式下提取的底部单位面积结电容C_js、浅沟槽隔离边界单位周长结电容C_jsw以及单个重掺杂区结电容C_CT更为准确。

步骤S4：提供第二测试单元，包括两个或两个以上MOS晶体管。

该步骤中，第二测试单元中各MOS晶体管剖面结构如图5所示，所述MOS晶体管置于第一半导体类型掺杂的半导体衬底100上，为源/漏对称结构，且周围环绕有浅沟槽隔离130。MOS晶体管包括有源区110及栅极120，栅极120侧壁覆盖有侧墙140，其中，有源区110为第二类型半导体掺杂，有源区110边界与邻近栅极120的距离为SA，有源区110采用LDD工艺，离子注入掺杂的横向扩散长度为ΔL。本具体实施方式中，MOS晶体管有源区110表面连接有接触通孔150，用以实现MOS晶体管源、漏有源区的测量引出。所述接触通孔150下方的区域为一重掺杂区160，该重掺杂区160的掺杂类型与有源区110相同，但其掺杂浓度大于所述有源区110的掺杂浓度，且其离子注入深度大于所述有源区110的离子注入深度。

该步骤中，第二测试单元中各MOS晶体管有源区110表面连接的接触通孔150具有相同的特征尺寸，且其特征尺寸与第一测试单元中各PN结掺杂区101表面连接的接触通孔150特征尺寸相同，即：第二测试单元中单个重掺杂区结电容与第一测试单元相同。本具体实施方式中，MOS晶体管有源区110表面连接的接触通孔150为一个或多个，且第二测试单元中各MOS晶体管有源区110表面连接的接触通孔150数量可以相同，也可以不同。

该步骤中，MOS晶体管有源区110的掺杂类型、掺杂浓度、离子注入深度等均与第一测试单元中PN结离子注入掺杂区101的掺杂条件相同，且MOS晶体管与PN结置于相同的半导体衬底100或掺杂阱区上，即：MOS晶体管有源区110与半导体衬底100的底部界面210单位面积结电容与第一测试单元中PN结底部界面单位面积结电容相等；MOS晶体管有源区110与浅沟槽隔离130界面边界220处单位周长结电容与第一测试单元中PN结掺杂区101与浅沟槽隔离130边界处单位周长结电容相等。除上述两界面处结电容及重掺杂区结电容外，MOS晶体管的主要结电容还包括有源区110与MOS晶体管沟道界面230处的结电容，所述MOS晶体管有源区与沟道界面处的边界总长为W_total，该单位沟道宽度结电容为C_jswg。

作为可选实施方式，第二测试单元包括两个MOS晶体管：第一MOS晶体管M₁、第二MOS晶体管M₂，且所述第一、第二MOS晶体管具有不同的沟道宽度W₁、W₂，即：第一MOS晶体管M₁和第二MOS晶体管M₂具有不同的结电容。

作为最佳实施方式，第二测试单元包括m个MOS晶体管，其中，m₁个MOS晶体管级联形成第一叉指状MOS结构，m₂个MOS晶体管级联形成第二叉指状MOS结构，m、m₁、m₂均为整数且m₁+m₂=m＞2。其中，第一叉指状MOS结构和第二叉指状MOS结构的MOS晶体管数量相同、沟道宽度不同，或MOS晶体管数量不同、沟道宽度相同；即：第二测试单元中，第一叉指状MOS结构和第二叉指状MOS结构具有不同的结电容。

步骤S5：测量所述第二测试单元中各MOS晶体管的结电容。

该步骤中，当第二测试单元包括两个MOS晶体管时，分别测量第一MOS晶体管M₁的结电容C_bs1和第二MOS晶体管M₂的结电容C_bs2；当第二测试单元包括多个MOS晶体管时，分别测量第一叉指状MOS结构M₁’的结电容C_bs1’和第二叉指状MOS结构M₂’的结电容C_bs2’。上述第二测试单元各结电容的测量采用电容电压特性测量仪、数字电容测试仪或其他本领域常用的电容特性测量仪器实现。

步骤S6：提取所述第二测试单元中各MOS晶体管有源区掺杂的横向扩散长度ΔL。

该步骤中，由图5所示MOS晶体管剖面结构示意图及第一具体实施方式中对第二测试结构结电容的描述可知，第二测试单元中各MOS晶体管的结电容C_bs主要包括底部结电容、重掺杂区结电容、浅沟槽隔离侧边电容和有源区与沟道界面处的侧边电容，且C_bs=k×C_CT+C_js×A_r+C_jsw×P_j+C_jswg×W_total，其中，k为所述MOS晶体管有源区110连接的接触通孔150总数，C_CT为单个重掺杂区结电容，A_r为所述MOS晶体管有源区110与半导体衬底100底部界面210面积，C_js为所述MOS晶体管有源区110与半导体衬底100底部界面210单位面积结电容，P_j为所述MOS晶体管有源区110与浅沟槽隔离130界面220的边界周长，C_jsw为所述MOS晶体管有源区110与浅沟槽隔离130界面220处单位周长结电容，W_total为所述MOS晶体管有源区110与沟道界面230处的边界总长，C_jswg为所述MOS晶体管有源区110与沟道界面230处单位沟道宽度结电容。

作为可选实施方式，第二测试单元包括两个MOS晶体管，根据步骤S5中测量得到的第一MOS晶体管M₁结电容C_bs1和第二MOS晶体管M₂的结电容C_bs2联立方程：，其中：A_r＝2W×(SA＋ΔL)，P_j＝4×(SA＋ΔL)＋2W，W_total＝2W，则：

C_bs＝ΔL(C_js·2W＋4C_jsw)＋k·C_CT+C_jswg·2W＋C_js·2W·SA＋C_jsw·(4SA＋2W)，其中：SA为MOS晶体管有源区110边界距离邻近栅极130的距离，W为MOS晶体管沟道宽度，k为MOS晶体管有源区110连接的接触通孔150数量。上述各参数均为MOS晶体管设计参数，均可直接提取。根据上述联立方程及相关参数即可提取得到所述第二测试单元中MOS晶体管掺杂区110离子注入掺杂的横向扩散长度ΔL。

作为最佳实施方式，第二测试单元包括多个MOS晶体管，步骤S2中测量得到包括m₁个MOS晶体管级联的第一叉指状MOS结构M₁’的结电容C_bs1’和包括m₂个MOS晶体管级联的第二叉指状MOS结构M₂’的结电容C_bs2’。叉指状MOS结构的结电容C_bs’= k’×C_CT+C_js×A_r’+C_jsw×P_j’+C_jswg×W_total’，其中，k’为所述叉指状MOS结构有源区110连接的接触通孔150数量，C_CT为单个重掺杂区结电容，A_r’为所述叉指状MOS结构有源区110底部界面210总面积，C_js为所述叉指状MOS结构有源区110底部界面210单位面积结电容，P_j’为所述叉指状MOS结构有源区110与浅沟槽隔离130界面220的边界总周长，C_jsw为所述叉指状MOS结构有源区110与浅沟槽隔离130界面220处单位周长结电容，W_total’为所述叉指状MOS结构有源区110与沟道界面230处的边界总长，C_jswg为所述叉指状MOS结构有源区110与沟道界面230处单位沟道宽度结电容。进一步的，如图7所示，结合图6所示叉指状MOS结构剖面结构示意图可知，在包括m’个MOS晶体管级联的叉指状MOS结构中，叉指状MOS结构有源区110底部界面210总面积：

A_r’＝W×[(PS＋2ΔL)×(m’-1)＋2(SA＋ΔL)]；

所述叉指状MOS结构有源区110与浅沟槽隔离130界面220的边界总周长：P_j’＝2×(PS＋2ΔL)×(m’-1)＋4(SA＋ΔL)＋2W；

所述叉指状MOS结构有源区110与沟道界面230处的边界总长W_total’＝2W×m’。

作为可选实施例，第一叉指状MOS结构M₁’和第二叉指状MOS结构M₂’具有相同的MOS晶体管数量和不同的沟道宽度，即：m₁=m₂，W₁≠W₂，将叉指状MOS结构各参数表达式带入叉指状MOS结构结电容表达式，可简化为：C_bs’=f₁(C_jswg，ΔL)·W+f₂(ΔL)，其中，f₁(C_jswg，ΔL)由参数ΔL和C_jswg确定，f₂(ΔL)由参数ΔL确定，根据测量得到的第一叉指状MOS结构M₁’结电容C_bs1’和第二叉指状MOS结构M₂’结电容C_bs2’，拟合C_bs’-W曲线，如图8所示，截距f₂(ΔL)即可提取第二测试单元中有源区110离子注入掺杂的横向扩散长度ΔL。

作为又一可选实施例，第一叉指状MOS结构M₁’和第二叉指状MOS结构M₂’具有不同的MOS晶体管数量和相同的沟道宽度，即：m₁≠m₂，W₁=W₂，将叉指状MOS结构各参数表达式带入叉指状MOS结构结电容表达式，可简化为：C_bs’=f₃(C_jswg, ΔL)·m’+f₄(ΔL)，其中，f₃(C_jswg, ΔL)由参数ΔL和C_jswg确定，f₄(ΔL)由参数ΔL确定，根据测量得到的第一叉指状MOS结构M₁’结电容C_bs1’和第二叉指状MOS结构M₂’结电容C_bs2’，拟合C_bs’-m’曲线，截距f₄(ΔL)即可提取第二测试单元中有源区110离子注入掺杂的横向扩散长度ΔL。

需要指出的是，该实施方式中，与单个MOS晶体管结电容的测量相比，采用多个MOS晶体管级联形成的叉指状MOS结构参数选取具有较为灵活的可选择性和更大的参数范围，因此，叉指状MOS结构的结电容测量精度更高，该实施方式下提取的第二测试单元中有源区110离子注入掺杂的横向扩散长度ΔL更为准确。

步骤S7：测得MOS晶体管的有效沟道长度。

根据步骤S6中提取的LDD注入的横向扩散长度ΔL，结合MOS晶体管的设计参数，即可准确测得相同LDD工艺参数下任一MOS晶体管有效沟道长度L_eff=L_drawn-2ΔL，其中：L_drawn为设计沟道长度，可根据设计参数直接获得。

该步骤中，所述MOS晶体管可以单独提供，也可以以第二测试单元中的MOS晶体管作为待测对象，或以待测MOS晶体管形成第二测试单元。关于MOS晶体管的制备，特别是源漏有源区的形成、有源区中重掺杂区域和LDD轻掺杂区域的掺杂浓度以及具体的LDD工艺过程均为本领域技术人员的公知常识，在此不再赘述。

本具体实施方式中，第一测试单元、第二测试单元、待测MOS晶体管的提供或制备次序，并不受上述步骤顺序限制，上述各半导体结构可采用相同的工艺条件同步制备完成。同时，第一测试单元中PN结结电容的测试、第二测试单元中MOS晶体管结电容的测试次序，同样不受上述步骤顺序限制，可根据测试条件和版图设计任意调整结电容测试次序。

本具体实施方式提供的MOS晶体管有效沟道长度测试方法基于一组掺杂条件完全相同的纵向PN结和MOS晶体管，包括若干不同设计参数的测试结构，即：不同面积和周长的PN结以及不同沟道宽度的MOS晶体管或包括不同晶体管数量的叉指状MOS结构，通过对PN结结电容的测试及相关参数提取，综合考虑工艺过程中由于扩散效应等引入的参数变量，精确测量第二测试单元中MOS晶体管有源区LDD注入的横向扩散长度ΔL，进而准确测得采用相同LDD工艺参数的MOS晶体管的有效沟道长度。

此外，与传统MOS晶体管结构相比，本发明提供的第二测试单元中的MOS晶体管有源区采用LDD工艺实现，其有源区大部分区域为轻掺杂区域，仅位于接触通孔下方的区域为重掺杂区域，降低了重掺杂区对LDD横向扩散长度测量的影响，使得测量结果更为准确。与现有技术相比，本发明提供的测试结构及测试方法对MOS晶体管的特征尺寸并没有特定的依赖性，随着半导体器件特征尺寸的缩小和工艺制程节点的向前推进，仍能保证对MOS晶体管有效沟道长度的高精度测试，实现对MOS晶体管性能的有效表征和MOS器件及MOS电路仿真模型的设计优化。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。