首页> 外文OA文献 >VL-CDRAM: variable line sized cached DRAMs

【2h】

VL-CDRAM: variable line sized cached DRAMs

机译：VL-CDRam：可变线路大小的高速缓存DRam

页面导航

著录项
引文网络
相似文献
相关主题

著录项

作者
Ananth Hegde; N. Vijaykrishnan; Mahmut K; Mary Jane Irwin;
展开▼
作者单位

展开▼
年度 2003
总页数
原文格式 PDF
正文语种
中图分类

相似文献

外文文献
中文文献
专利

1. Dynamically Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs [J] . Koji INOUE, Koji KAI, Kazuaki MURAKAMI IEICE Transactions on Information and Systems . 2000,第5期

机译：用于合并的DRAM /逻辑LSI的动态可变线径缓存架构
2. High Bandwidth, Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs [J] . Koui INOUE, Koji KAI IEICE Transactions on Electronics . 1998,第9期

机译：用于合并的DRAM /逻辑LSI的高带宽，可变线径高速缓存架构
3. The cache DRAM architecture: a DRAM with an on-chip cache memory [J] . Hidaka H., Matsuda Y. IEEE Micro . 1990,第2期

机译：缓存DRAM架构：具有片上缓存的DRAM
4. VL-CDRAM: variable line sized cached DRAMs [C] . Hegde A., Vijaykrishnan N., Mahmut Kandemir, Hardware/Software Codesign and System Synthesis, 2003. First IEEE/ACM/IFIP International Conference on . 2003

机译：VL-CDRAM：可变线大小的缓存DRAM
5. Study and Analysis of Energy-Efficient DRAM-Cache with Unconventional Row-Buffer Size. [D] . Tshibangu, Nyunyi Marcus. 2016

机译：具有非常规行缓冲区大小的节能DRAM缓存的研究和分析。
6. In-DRAM Cache Management for Low Latency and Low Power 3D-Stacked DRAMs [O] . Ho Hyun Shin, Eui-Young Chung 2019

机译：用于低延迟和低功耗3D堆叠DRAM的DRAM中缓存管理
7. Dynamically Variable Line-Size Cache Exploiting High On-Chip Memory Bandwidth of Merged DRAM/Logic LSIs [O] . Koji Inoue, Koji Kai, Kazuaki Murakami 1999

机译：动态可变线大小缓存利用合并DRam /逻辑LsI的高片上存储器带宽

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

客服微信
服务号