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Clock Power Reduction for Virtex-5 FPGAs

机译：Virtex-5 FpGa的时钟功耗降低

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Qiang Wang; Subodh Gupta; Jason Anderson;
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年度 2015
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3. High Speed Implementation of a SHA-3 Core on Virtex-5 and Virtex-6 FPGAs [J] . Rao Muzaffar, Newe Thomas, Grout Ian, Journal of circuits, systems and computers . 2016,第7期

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4. Clock power reduction for virtex-5 FPGAs [C] . Qiang Wang, Subodh Gupta, Jason H. Anderson ACM/SIGDA international symposium on Field programmable gate arrays . 2009

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