DECODERS; GRAPHS (CHARTS); HIGH SPEED; PATENTS;
机译:用于大约束长度维特比解码的模块化位串行架构
机译:约束长度7和比特率1/2的卷积编码器和维特比解码器的实现
机译:具有约束长度11的Viterbi解码器在FPGA中的实现
机译:用于大约束长度维特比解码的模块化位串行架构
机译:全并行,多芯片,长约束长度的光电维特比解码器:设计,建模和分析。
机译:基于稀疏非负张量分解的双稳态感知的单次解码
机译:约束长度为9的低功耗Viterbi译码器的设计与仿真