コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法

摘要

近年，VLSIのテストコスト増大に伴い，DFT設計を用いたテストパターン数削減手法が重要視されている．特に，VLSIの設計フローとの適合性とDFT適用箇所の探索時間の削減のために，レジスタ転送レベルでのDFT法が要求されている．本論文ではスキャンテストにおいて，可能な限り少数個のテストパターンでハードウェア要素の並列テストを可能にするための，レジスタ転送レベルテスト容易化設計法を提案する．提案手法はコントローラ拡大を用いて効率的なハードウェア要素の並列テストを可能とすることで，テスト圧縮の効率を高める．高位レベルのベンチマーク回路の実験結果は平均7.12%の面積オーバーヘッドでテストパターン数を平均33.47%削減したことを示す．