コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法

摘要

VLSIのテストコストを削減するためには，テストパターン数を削減することが必要である.特に動的テスト圧縮の効率を高めるために，レジスタ転送レベルにおけるテスト容易化設計法が重要である.本論文では，実速度スキャンテストにおける遷移故障テストパターン数を削減するために，演算器並列テストのためのテストレジスタ割当て法を提案し，演算器並列テストを可能にするためのコントローラ拡大をテスト容易化設計として用いる.コントローラ拡大適用後の回路は演算器並列テストが可能なため，動的テスト圧縮の効率が高まることが期待できる.高位レベルのベンチマーク回路に対する実験結果は平均0.45%の面積オーバーへッドでテストパターン数を7.35%削減したことを示す.