三次元積層ICのTSV相互接続の評価容易化設計DFE－アナログバウンダリスキャンによる接続抵抗評価

摘要

本稿では製品の品質評価のための回路をLSIやボードに組込む設計手法，評価容易化設計（Design for Evaluation：DFE）という概念を提案する．DFEの具体事例として三次元積層IC（3D-SIC）のTSVベースの相互接続抵抗を精密にアナログ計測する手痕を紹介する．さらに実験とLSI実装設計を行い提案手法の実現可能性を考察したので報告する．