机译:用于SerDes接口的具有自适应快速锁定方案的低抖动三阶自偏置PLL
Self-biased PLL; Fast-locking; Jitter; SerDes interface;
机译:用于SerDes接口的具有自适应快速锁定方案的低抖动三阶自偏置PLL
机译:适用于1.25Gb / s至6.25Gb / s SerDes的自偏置低抖动,对过程不敏感的锁相环
机译:自偏置高带宽低抖动1至4096乘法器时钟发生器PLL
机译:3-6GHz 5至512乘性自适应快速锁定自偏置PLL 28nm CMOS
机译:用于时钟发生器的低抖动PLL,具有使用DC-DC电容转换器的对电源噪声不敏感的VCO。
机译:采用开关电阻方案的4.7nW 13ppm /°C自偏置唤醒定时器
机译:高速Serdes芯片自偏压PLL技术研究