障害物を含む配線領域における並走配線最長化手法

摘要

近年，VLSIシステムの高速化にともない，PCBの配線設計において，信号遅延やシグナルインテグリティに配慮することが求められている．本稿では，PCB上での差動ペア信号等を含む信号遅延やシグナルインテグリティに配慮した配線手法の開発を目的に，指定長が与えられた差動ペア信号に割り当てるための配線領域を適切に評価する手法として，障害物を含む配線領域における2配線の完全並走配線の最長化を提案する．また，実験により提案手法の有効性を確認した．