タイミング·フォールト検出手法のRAMへの適用

摘要

近年，半導体プロセスの微細化に伴ってチップ上の素子遅延のばらつきが増加しており，ワースト·ケース設計では性能が向上しなくなる恐れがある．そこで我々の研究室では，ワースト·ケースではなくティピカル·ケースに基づく動作を可能にするために，タイミング·フォールト検出と二相ラッチによるタイム·ボローイングを組み合わせた，動的タイム·ボローイングを可能にするクロッキング方式を提案している．本稿では，レジスタ·ファイルやキャッシュを構成するSRAMへの本手法の適用について検討·提案を行う．特に従来のSRAMのワード·ライン切り替えでは，タイム·ボローイングを許容した設計でTF検出の正しさを保証することは難しい．提案する手法では，TF検出期間に入った命令のワード·ラインを検出期間中は保持し，次サイクルの命令のワード·ラインと同時にアクセスすることで，TF検出の正しさを保証する．提案手法を適用したレジスタ·ファイルをトランジスタ·レベルで設計し，SPICE シミュレーション上でTFと誤検知の発生率を評価した．