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机译:各种CMOS逻辑样式基本逻辑门电力延迟产品的探索
Department of ECE Vardhaman College of Engineering (Autonomous);
Department of CSE Chaitanya Bharathi Institute of Technology (Autonomous);
Complementary static CMOS logic; Pseudo nMOS logic; Dynamic CMOS logic;
机译:各种CMOS逻辑样式基本逻辑门电力延迟产品的探索
机译:低功耗应用的子阈值CMOS逻辑门的完整延迟建模
机译:低功耗逻辑样式:CMOS与传输晶体管逻辑
机译:采用28 nm FD-SOI技术的超低功耗CMOS逻辑门的设计空间探索
机译:利用CMOS和单电子技术优化数字逻辑电路的功率,延迟和可靠性。
机译:具有实际门延迟模型的CMOS组合逻辑电路的准确动态功率估算
机译:一种优化CmOs和BiCmOs组合逻辑中延迟和功率的联合栅尺寸和缓冲器插入方法