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机译:基于阶段的可重用阶段的减少比较器计数二进制搜索ADC
Indian Inst Informat Technol Allahabad Elect &
Commun Engn Microelect Div Prayagraj Uttar Pradesh India;
Jaypee Inst Informat Technol Dept Elect &
Commun Engn Noida India;
Indian Inst Informat Technol Allahabad Elect &
Commun Engn Microelect Div Prayagraj Uttar Pradesh India;
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Commun Engn Microelect Div Prayagraj Uttar Pradesh India;
Indian Inst Informat Technol Allahabad Elect &
Commun Engn Microelect Div Prayagraj Uttar Pradesh India;
Analog to digital converter (ADC); Successive approximation register (SAR); Low power design; Binary search ADC;
机译:基于阶段的可重用阶段的减少比较器计数二进制搜索ADC
机译:适用于UWB接收器的基于比较器的二进制搜索ADC架构
机译:基于52 Gb / s ADC的PAM-4接收器,具有比较器辅助的2位/级SAR ADC和部分展开的65nm CMOS DFE
机译:使用基于比较器的异步二进制搜索子ADC在90nm数字CMO中的150ms / s 133驴W7BADC
机译:使用基于动态比较器的OTA的1-1-1-1 MASH Delta-Sigma ADC。
机译:Binary Interval Search:二进制间隔搜索的可扩展算法
机译:基于奈奎斯特准则的CT sigma Delta-aDC设计,具有减少的比较器数量