ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討

摘要

我々は，複合EXOR論理ゲートとインバータにより構成される基本論理素子(LE: Logic element)を用いたビアプログラマブルデバイスVPEXの研究を行ってきた．VPEXは，LE内部の第1ビア層のレイアウトを変更することにより，すべての2入力論理を含む12種類の論理を出力することができ，LE間の配線を第3ビア層でプログラムすることで，様々な組み合わせ論理回路を構成することができる．また，複数のLEを用いてレジスタ(DFF)を構成できるため，順序回路にも対応することができる．今回はVPEXアーキテクチャを用いて設計した小規模回路を搭載したテストチップを試作し，各論理の動作確認を行った．また，LE内部の論理ゲートを改良することで，回路面積削減を実現できた．回路実装検証の一例としてVPEXを用いてDES暗号回路を実装し，スタンダードセルを用いた場合との面積比較を行った．