可编程芯片中实现IP包头快速头校验方法及其头校验电路

摘要

可编程芯片中快速实现IP包头头校验方法及其头校验电路，属于IP包头头校验技术领域。其特征在于：先把IP包头5个数据周期中每个数据周期的两个16位元组相加求“和”，若有一位进位，则直接把该进位加到“和”的最低位，得一个新的“和”；再把得到的5个数据周期的5个这样的“和”用流水线的方法分次地把它们相加到一起，得到校验和，检查其是否等于16进制的“FFFF”，若是，则通过校验。其头校验电路的特征在于含有数据延迟通道和流水线头校验通道，后者由带进位的17位加法器和核心流水线串接而成，在两个分别管理着前、后各5个周期且又首尾衔接的状态机配合下完成把5个周期的已经把进位加到“和”的最低位的5个“和”再分次相加的任务。经在芯片Xcv600E-6上实现并验证，它可快速地进行头校验。