誤り訂正符号を用いた軽量な高速シリアル通信機構の実装と評価

摘要

FPGA間の通信向けに，十分な訂正能力を持ち，軽量で高速な符号化方式が求められている．以上のような要求を満たすものとして澤らが提案した符号化方式に着目する．本稿では，澤らの符号化方式をFPGAに実装し，評価を行った．その結果，復号器は260程度の4入力LUTで実装でき，3サイクルで復号可能であることが分かった．また，SEC-DED（single error correcting - double error detection）符号と比較して，低いエラーレートで通信が可能であった．