誤り訂正符号を用いた軽量な高速シリアル通信機構の実装と評価

摘要

Errror correcting code is required, which is capable enough of correctiong errors, implementable with low resources and highspeed. Sawa proposed a code to achieve these requirements. We focus on this code. We implement the encoder and the decoder on FPGAs and evaluate the code. The result shows that the decoder can be implimented with 260 of 4 input LUTs , the code is decodable in 3 cycles and acheives lower error rate than SEC-DED(sigle error correction - double error detection) code.%FPGA問の通信向けに，十分な訂正能力を持ち，軽量で高速な符号化方式が求められている．以上のような要求を満たすものとして澤らが提案した符号化方式に着目する．本稿では，滞らの符号化方式をFPGAに実装し，評価を行った．その結果，復号器は260程度の4入力LUTで実装でき，3サイクルで復号可能であることが分かった．また，SEC-DED（single error correcting-double error detectiong）符号と比較して，低いエラーレートで通信が可能であった．