SAに基づくFPGA配置問題におけるハードウェア化の一検討

摘要

配置処理はFPGA (Field Programmable Gate Array)自動設計フローの中で最も時間を費やす工程の一つである．近年では，FPGAの性能向上によって実装回路の大規模化が進み，自動設計に要する時間が急激に増加しているため，FPGA配置の高速化は重要な課題となっている．本稿では，FPGA配置問題の近似解法として最も広く用いられているSA (Simulated Annealing)アルゴリズムを模倣し，かつハードウェアに適したアルゴリズムを採用する．そして，ハードウェア化することでFPGA配置の高速化を検討した．評価は，ハードウェア上での処理と同様の処理を行うソフトウェアを作成し，シミュレータによってハードウェア化による性能評価を行った．一般的な配置配線ツールであるVPR (Versatile Place and Route)による結果と比較したところ，約1.1倍～1.3倍のコスト増加で，約50倍～600倍の速度向上が達成可能であることが分かった．