拡張Lorenz写像に基づく疑似乱数生成ハードウェアにおけるビット長削減の検討

摘要

耐量子コンピュータ暗号の候補の1つとして，拡張Lorenz写像に基づく安全性の高いカオス暗号が提案されている.しかし，現代のストリーム喑号と比較すると，その生成速度に課題がある.そこで，ハードウエア実装により，高速化すると同時に小型化，低消費電力化を目指す.我々はこれまでに，写像中のsin関数（式（3))の回路実装方法を検討し，ビット長を短くしても，乱数の性能が保たれることを示した.本稿では，写像中のその他の演算要素に対してビット長を削減するため，演算精度の検討を行う.