2Gb／s 1.8pJ/b/chip 128NANDフラッシュメモリチップ積層用誘導結合インタフェース

摘要

チップ128枚螺旋階段積層を用いて積層した。コントローラは8枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33％の1.8pJ/b/chipに削減した。