2Gb／s 1.8pJ／b／chip 128NAND フラッシュメモリチップ積層用誘導結合インタフェース

摘要

チップ128枚螺旋階段積層を用いて積層した。コントローラは8 枚チップを貫通してリレー伝送し所望のメモリチップにアクセスする。大きなコイルはメモリコア上に斜めに配置されエリアペナルティはない。消費エネルギーを従来の33％の1.8pJ／b／chip に削減した。%128 chips are stacked using a spiral stair stacking scheme. The controller accesses a random memory chip at 2Gb/s by inductive-coupling through-chip transmission relayed at every 8th chips. The large coils are placed diagonally over memory core with no area penalty. Energy consumption is reduced to 1.8pJ/b/chip which is 33% of previous work.