従来型メモリセルの1/3の面積を実現する縦型MOSを用いた4トランジスタSRAMセル

摘要

高集積なSRAMを実現するため，縦型MOSを用いた4トランジスタSRAMセルを開発した。 本メモリセルは，基板上に形成された二つのNMOSと，これらの上層に形成された二つの縦型PMOSから構成される。 本メモリセル構成により，130nmプロセス·テクノロジにおけるメモリセル面積を6トランジスタSRAMセルの1/3である0.78μm{sup}2にできた。 また，本メモリセルを低リーク化する電界緩和方式と，動作を安定化する2電源ワード線駆動方式を開発した。 これら二つの回路技術により，メモリセルリーク電流を90％低減し，安定した読出し·書込み動作を実現することができた。