仮想出力キューイング方式に基づいた低遅延オンチップルータの開発

摘要

NoC（Network-on-Chip）において，通信のレイテンシはSoC上の応用の性能を左右する最も重要な要素のーつである。本論文では，NoCの通信レイテンシを低減するため，仮想出力キューイング方式を用いた低遅延ルータのアーキテクチャを提案する．仮想出力キューイング方式を用いることにより，ルータ内部のパイプラインのステージ数を4から2に削減することが可能となる．更に，この二つのステージを投機的に並列実行することにより，パケット転送の遅延を1クロックに抑えることができる．提案するルータアーキテクチャをFPGA上に実装し，通信レイテンシ，面積，消費電力について評価した．その結果，提案方式が従来の仮想チャネル方式に比べてスライス数（バッフアを含まず）を6 5 . 4 % ， 通信レイテンシを4 5 . 5 ％ 削減できることが示された．