机译:具有应变层的硅结构中位错产生的机制:位错成核的本征点缺陷
Dislocation Generation; Strained Layers; Nucleation;
机译:具有应变层的硅结构中位错产生的机制:位错成核的本征点缺陷
机译:具有固有点缺陷的过饱和Sige外延层错配位错的产生
机译:应变外延层中位错成核的最小能量路径-艺术没有。 241408
机译:通过点缺陷注入控制应变层外延失配位错的产生
机译:通过有限反应处理在硅(1-x)锗(x)应变层中形成错配位错
机译:通过CMOS兼容的悬浮结构电隔离Si(001)衬底上Ge层中的位错
机译:001应变层异质结构中错位错位成核的理论考虑
机译:应变层外延过程中的表面应力,形态发展和位错成核