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机译:用于65 nm CMOS技术的等离子掺杂制造N + / P超浅结
plasma doping; N+/P ultra-shallow junction; 65 nm CMOS technology; design of experiment (DOE); junction depth; sheet resistance;
机译:用于65 nm CMOS技术的等离子掺杂制造N + / P超浅结
机译:等离子体掺杂用于制造超浅结
机译:掺磷氧化硅薄膜用于制备100 nm以下SOI MOSFET的固相扩散超浅结特性
机译:气相掺杂和亚熔体激光退火,用于在低于32 nm CMOS技术中制造基于Si的超浅结
机译:使用原位磷掺杂的选择性硅(1-x)锗(x)合金形成CMOS技术节点之间50 nm的n(+)p结。
机译:使用65 nm CMOS技术单片集成的CMOS-NEMS铜开关
机译:65nm CMOS技术PMOS晶体管的芯片到芯片和芯片内制造变化