酸化膜cmpにおけるマイクロスクラッチ低減の検討: Cmpプロセスにおけるスクラッチの発生要因調査

摘要

Chemical-mechanical polishing (CMP) has been widely accepted for the planarization of multi-layer structures in semiconductor manufacturing. Micro-scratch is the typical defect made during the CMP process, which are produced mainly because of agglomeration of slurry. Defects like micro-scratch lead to severe circuit failure, and affects yield. In this study, we described approaches to a production-worthy CMP process to prevent impact of micro scratches on product wafer and lead to yield improvement. We have studied the effects of slurry filtration, pad cut rate of pad conditioner disks, and pad grooving design of the hard pads. By optimizing the consumables and polishing conditions, the hard pad-pad process showed 80% improvement in defectivity compared to the stack-type pad process.%シリコン（Si）デバイスは，Si基板表面に形成される電界効rn果型トランジスタ（MOSFET：metal-oxide semiconductorrnfield-effect transistor）素子とそれらを接続する多層配線によりrn回路構成される．MOSFETの寸法を3年毎に70%，チップ面rn積としては50%に縮小すること（デザインルール）で，ULSIrn(ultra large scale integration）の高速化，低消費電力化そしrnて高密度素子化を実現してきた．配線に関しても微細化と高密rn度化が進み，配線長はより長く，配線間隔はより近接して配置rnされてきた，その結果，配線中を電気信号が伝播する際の遅延rn時間が増加し，微細化により短縮されてきたトランジスタのゲrnート遅延時間と同程度のレベルに達し始め，ヂバイス性能へのrn影響が無視できなくなった．