机译:使用GPU加速器的混合架构上的2D MPDATA EULAG算法并行化
Institute of Computer and Information Sciences, Czestochowa University of Technology, Poland;
Institute of Computer and Information Sciences, Czestochowa University of Technology, Poland;
Institute of Computer and Information Sciences, Czestochowa University of Technology, Poland;
MPDATA advection algorithm; Stencil computation; GPU accelerators; Hybrid CPU-GPU architectures; Hierarchical decomposition; Autotuning;
机译:适用于GPU和多核架构的混合并行Barnes-Hut算法
机译:针对分而治之算法的通用混合CPU-GPU并行化
机译:异构CPU-GPU架构中具有强大适应度的并行进化算法的能量感知负载均衡
机译:具有GPU加速器的EULAG模型在多核架构上的并行化
机译:使用下一代混合CPU / GPU并行性的本地序列比对算法和软件工具。
机译:蛋白质对接在硬件加速器上:GPU和MIC架构的比较
机译:使用具有GPU加速器的多核CPU进行高效Cholesky分解和矩阵逆的混合算法