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Design of a Two-Bit-Per-Cell Content-Addressable Memory Using Single-Electron Transistors

机译:使用单电子晶体管设计每单元两位数据的内容可寻址存储器

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摘要

This paper presents a circuit design of a two-bit-per-cell Content-Addressable Memory (CAM) using Single-Electron Transistors (SETs). The key ideas of the proposed CAM architecture are (ⅰ) four-level data storage function implementing by a SET-based static memory cell and (ⅱ) four-level data matching function employing periodic drain-current characteristics of SETs with dynamic phase-shift control. A simple multi-gate SET can be used to realize four-level data matching within a compact CAM cell circuit. As a result, the proposed two-bit-per-cell CAM architecture reduces both the number of transistors and the cell area to 1/3 compared with the conventional CAM architecture.
机译:本文介绍了使用单电子晶体管(SET)的每单元两位元内容可寻址存储器(CAM)的电路设计。提出的CAM体系结构的关键思想是(ⅰ)由基于SET的静态存储单元实现的四级数据存储功能,以及(ⅱ)利用具有动态相移的SET的周期性漏极电流特性实现的四级数据匹配功能控制。一个简单的多门SET可以用于在紧凑的CAM单元电路中实现四级数据匹配。结果,与传统的CAM体系结构相比,所提出的每单元两位的CAM体系结构将晶体管的数量和单元面积都减少到1/3。

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