机译:64位高性能功耗感知条件进位加法器设计
Dept. EE, National Central University, Taiwa;
conditional sum adder; conditional carry adder; power-aware; hybrid dual-threshold voltage; CMOS design;
机译:高性能64位进位选择加法器的电源延迟产品最小化
机译:具有240 ps 90 nm CMOS设计实例的64位进位黑加法器的能量延迟优化
机译:使用90nm技术的电路级亚阈值泄漏功率感知纹波载波加法器的分析和设计
机译:64位混合双阈值电压功率条件进位加法器设计
机译:FARHAD:用于高性能处理器的容错功率感知混合加法器。
机译:面积/延迟优化的早期输出异步全加法器和相对定时的纹波进位加法器
机译:使用90nm技术的电路级亚阈值泄漏功率感知纹波载波加法器的分析和设计