高性能64位并行前缀加法器全定制设计

摘要

基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半加器.该加法器全定制设计采用SMIC 0.18μm 1P4M CMOS工艺,版图面积为0.137 9mm2,在最坏情况下完成一次64位加法运算的时间为532.26 ps.