机译:从技术变化预测电路性能变化,以实现可靠的100 nm SOC电路设计
Hiroshima-University, Higashihiroshimashi, 739-8530 Japan;
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circuit simulation; compact model; dfm; reliability;
机译:65 nm技术中温度变化不敏感的节能CMOS电路设计
机译:在90纳米技术时代及以后的DVS环境下,适用于内存丰富的SoC的0.3V工作,V_(th)变化容限SRAM
机译:PVT变化下的FinFET电路模块的延迟/功率建模和优化:观察22nm和14nm技术节点之间的趋势
机译:使用MOSFET模型HiSIM提取100nm以下MOSFET技术变化的测试电路
机译:纳米CMOS技术的耐变化电路设计:电路和架构协同设计
机译:CiliateGEM:一个开放项目和预测纤毛虫代谢变化和实验条件设计的工具
机译:管道延误统计模型与管道设计 工艺变化提高亚100nm技术的产量