動的なスイッチング情報を用いたパワーゲーテイング回路向け高精度遅延時間解析法の提案

摘要

パワーゲーテイング回路向けのゲート遅延解析法を提案する．提案手法では動的タイミング解析に基づく論理ゲートのスイチンッグ情報の取得，および仮想グランド線電位解析の高精度化によって従来手法と比較して悲観性を大きく削減した遅延解析ができる.評価の結果，スリープトランジスタの面積率が27％の3bit Ripple Carry Adderにおいて，従来手法と比較して57パーセンテージポイントの誤差の改善を達成した．%We present a noble delay computation methodology for cluster-based power-gated circuit. Our scheme can compute circuit delay with high accuracy by using Dynamic Timing Analysis and considering nonlinear nature of virtual ground voltage drop. This scheme can drastically reduce pessimism of delay estimation than one of conventional method. Evaluation result shows that this scheme achieved 57 percentage point error reduction compared with conventional method on 3bit Ripple Carry Adder which contains 27% sleep transistor area.