Clocking Pattern Minimization for Adjustable Safe Clocking-Based Register Assignment

摘要

本稿では，遅延変動の下でデータパス回路のタイミング条件を保証する手法として制御ステップごとにレジスタへの書き込み制御信号の到着に相対的な時間順序関係の変更を許すレジスタ割り当て（可変式順序制約付レジスタ割り当て）について議論する．可変式順序制約付レジスタ割り当ては従来のクロック木と比べて面積等のコストが増大する懸念があることから，クロッキングパターンというコスト関数を導入し，可変式順序クロッキングのコストを最小化する問題を定式化する．この問題の一解法として整数計画法に基づく解法を提案する．提案手法をいくつかのベンチマーク回路に適用した計算機実験結果についても併せて報告する．%This work focuses on the timing variation-aware datapath design based on Contra-Data-Direction (CDD) clocking. Although a register assignment based on CDD clocking has been proposed, resultant datapaths suffer from the increase in registers. To overcome the problem, this paper proposes a novel timing variation-aware design using Adjustable CDD (ACDD) clocking, named ACDD-based design. An ILP-based approach is presented to minimize the cost of ACDD clocking, which is a fundamental problem in ACDD-based design. Experiments show the effectiveness of the approach.