基于寄存器聚类的低功耗DDR PHY时钟树设计

摘要

随着内存技术的广泛应用，DDR PHY接口应运而生。由于DDR时钟频率极高，在如此高频下，时钟受到工艺带来的不确定性干扰也越来越大。频率的提升往往也伴随着功耗的提升，因此，设计既满足时序又满足功耗要求的DDR PHY时钟树是非常必要的。数字后端中的时钟树设计包括时钟树综合和时钟树优化，前者使时钟树满足设计规则约束的要求，后者则对时钟树的时序或功耗进行优化。
　　本文主要针对的是DDR PHY时钟树的低功耗设计。传统的时钟树优化大多针对时钟结构的优化和时钟寄存器的优化，鉴于前者对DDR PHY时钟树的优化有限而后者的实际后端实现存在巨大困难，本文采用的寄存器聚类方法主要针对时钟树叶子级寄存器拓扑结构的优化。文章以普林姆算法作为寄存器聚类算法的先行准备，得到时钟树寄存器的最小生成树，进而推导出时钟树寄存器的最小互连线长度。以缓冲器分配算法作为聚类算法的后续补充，帮助EDA工具识别做好的寄存器簇，使得时钟树综合得以顺利进行。实验结果表明，相较常规方法，DDR PHY的时钟偏移和时钟延迟分别有18％和7.8％的降低，时钟树功耗则降低了12.9％。
　　本文所采用算法不会改变寄存器的位置，使得初始网表的完好性得到保证。同时，算法采用Tcl语言实现，实际操作性非常强，它可集成进任意EDA工具的时钟树综合的流程之中。经算法优化后的时钟树能够很好地满足DDR PHY的功耗要求与性能要求。

目录

声明

摘要

第一章 绪论

1．1 课题研究背景与意义

1．2 国内外研究现状

1．2．1 DDR的研究现状

1．2．2 时钟树的研究现状

1．3 研究内容与设计指标

1．3．1 研究内容

1．3．2 设计指标

1．4 论文组织结构

第二章 DDR PHY时钟树的基本理论

2．1 DDR PHY的架构

2．2 时钟树结构的分类

2．2．1 H型时钟树结构

2．2．2 二叉树型时钟树结构

2．2．3 网格型时钟树结构

2．3 时钟树的性能指标

2．3．1 时钟延时

2．3．2 时钟偏移

2．3．3 时钟抖动

2．3．4 传输时间

2．4 时钟树的设计过程

2．5 时钟树的优化技术

2．5．1 时钟树顶层结构的优化

2．5．2 时钟树寄存器的优化

2．6 本章小结

第三章 DDR PHY时钟树的寄存器聚类设计

3．1 DDR PHY时钟树的问题分析

3．2 DDR PHY时钟树寄存器聚类问题规划

3．2．1 时钟树寄存器版图模型的建立

3．2．2 寄存器最小生成树的设计

3．2．3 时钟树寄存器聚类的设计

3．3 DDR PHY时钟寄存器簇的缓冲器分配

3．3．1 寄存器和互连线的传输模型

3．3．2 缓冲器分配的具体设计

3．4 本章小结

第四章 DDR PHY时钟树的实现

4．1 DDR PHY时钟树的寄存器聚类实现

4．1．1 时钟树寄存器的分类

4．1．2 时钟树寄存器聚类的实现

4．1．3 寄存器簇缓冲器分配的实现

4．2 DDR PHY的时钟树综合

4．2．1 DDR PHY的时钟树参数设置

4．2．2 DDR PHY的时钟树综合

4．3 本章小结

第五章 实验结果与分析

5．1 实验结果对比

5．1．1 时钟树整体性能对比

5．1．2 时钟树的功耗对比

5．1．3 运行时间对比

5．2 实验结果分析

第六章 总结与展望

6．1 总结

6．2 展望

参考文献

致谢

研究生期间发表的论文及成果