デジタルLSIにおけるLSIチップ•パッケージ•ボードを統合した電源雑音協調評価

摘要

Problems related with power noise in LSI system are getting prominent because of the higher integration and lower V_(dd) voltage of an LSI chip. A Power noise simulation method that could use in various design phases is required for designing noise-tolerant and low-cost systems. The impedance profile of power delivery network(PDN) and circuit operations strongly affects the power noise characteristics. The simulation model that contains whole elements of system such as LSIs, packages, and boards is required. In this paper, we present the LSI-package-board combined power noise simulation model. Accuracy of the simulation model is confirmed by comparing the on-chip noise meaurement results using an on-chip noise monitor circuit and on-board noise measurement results using a magnetic probe method.%近年,LSIの高集積化や低動作電圧化が進むにつれ,電源雑音がシステムの性能に決定的な影響を与えるようになっている.このため，設計時の電源雑音対策が重要となっているが，低コストな電源雑音対策の実現には，システムの設計段階における電源雑音解析技術が必要である.電源雑音はシステムの電源供給ネットワークのインピーダンスや回路動作の影響を強く受けるため,システムの総合的なモデリングが必須である.本稿では,LSI•パッケージ•ボードそれぞれのモデルを統合した電源雑音解析モデルを提案する•モデルによる解析結果は，オンチップ雑音モニタ回路および磁界プローブを用いた電源雑音実測結果と雑音振幅や周波数特性がよく一致し，提案モデルがシステムの雑音推定において有効性であると示された.