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机译:在低泄漏电流的低压CMOS工艺中,两个ESD检测电路可提供3倍VDD耐压的I / O缓冲器
Key Lab of Ministry of Education for Wide Band-Gap Semiconductor Materials and Devices, School of Microelectronics , Xidian University, Xi''an, China;
CMOS process; Clamps; Electrostatic discharges; Leakage current; Logic gates; MOSFETs; Thyristors; 3$times$ VDD-tolerant clamp circuit; Bias circuit; electrostatic discharge (ESD); gate reliability; stacked capacitor;
机译:90nm低压CMOS工艺中的静态触发3×VDD耐ESD检测电路
机译:2个$ times $ VDD耐压电源轨ESD钳位电路的新设计,用于采用65 nm CMOS技术的混合电压I / O缓冲器
机译:在65nm CMOS技术中考虑栅极泄漏电流的2个VDD耐压电源轨ESD钳位电路设计
机译:90nm低压CMOS工艺中的2×耐VDD ESD检测电路
机译:用于低压信号处理应用的高性能CMOS开关电流电路
机译:为低压可穿戴传感器应用而优化的超薄印刷有机TFT CMOS逻辑电路的制造
机译:低压CmOs工艺中耐高压电力轨道EsD钳位电路的设计