机译:使用测试点的大型组合电路中路径延迟故障的可测试性设计
机译:可测试性设计,可完全覆盖标准全扫描电路中的延迟故障
机译:用于组合电路中路径延迟故障的全速鲁棒测试的模拟器
机译:关于检测组合逻辑电路中所有路径延迟故障的测试次数
机译:使用测试点的大型组合电路中路径延迟故障的可测试性设计
机译:测试同步数字电路中的路径延迟故障。
机译:基于极限学习机的模拟电路故障检测测试生成算法
机译:使用测试点的大型组合电路的路径延迟故障的可测试性设计
机译:组合逻辑电路的最小故障测试时序设计和可测试实现