机译:具有不匹配噪声消除功能的多速率DEM,适用于数字PLL中的DCO
Electrical and Computer Engineering Department, University of California at San Diego, La Jolla, CA, USA;
Qualcomm Technologies, Inc., San Diego, CA, USA;
Electrical and Computer Engineering Department, University of California at San Diego, La Jolla, CA, USA;
Phase locked loops; Frequency control; Oscillators; Transceivers; Clocks; Frequency modulation;
机译:使用最佳门限TDC的320fs RMS抖动和– 75dBc参考正弦环形DCO的数字PLL
机译:具有2.8–3.5 GHz DCO的无TDC的大多数数字FDC-PLL频率合成器
机译:勘误表“具有2.8–3.5 GHz DCO的无TDC的大多数数字FDC-PLL频率合成器”
机译:低功耗双频带全数字PLL,带有精密双模DCO和数字线性化控制电路
机译:具有多速率量化动态元素匹配功能的基于Delta-Sigma FDC的小数N PLL。
机译:卫星通信用数字信道器消除认知干扰
机译:具有子栅极延迟TDC,相位插值分频器和数字失配消除功能的3MHz-BW 3.6GHz数字小数N分频PLL