机译:使用最佳门限TDC的320fs RMS抖动和– 75dBc参考正弦环形DCO的数字PLL
Ulsan National Institute of Science and Technology (UNIST) Ulsan South Korea;
Korea Advanced Ins;
Jitter; Phase locked loops; Oscillators; Frequency measurement; Quantization (signal); Clocks; Timing;
机译:抖动在数字PLL中最小化,中升TDC
机译:具有0.2ps分辨率ADC辅助的粗/精细转换斩波TDC和TDC非线性校准的14nm 0.14ps rms sub>小数N分数字PLL
机译:在90 nm数字CMOS中具有?74 dBc参考杂散抑制的杂散频率提升PLL
机译:采用快速相位误差校正技术和低功耗最佳阈值TDC的-242dB FOM和-75dBc参考杂散环DCO基全数字PLL
机译:具有Bang-Bang鉴相器和560fsrms集成抖动的2.9至4.0GHz小数N数字PLL,功耗为4.5mw