Design and efficient verification of network attached system on chip devices

摘要

In letzter Zeit hat sich Ethernet zu einem allgegenwärtigen Kommunikationsmedium entwickelt das in vielen unterschiedlichen Anwendungen eingesetzt wird. In der Industrieautomation hat Ethernet herkömmliche Feldbussysteme weitgehend ersetzt. Als Folge davon verlassen sich moderne eingebettete Systeme vermehrt auf Ethernet als gemeinsam benutzte Kommunikations-Infrastruktur. Nur durch den Einsatz von Integrationstechnologien lassen sich deren komplexe Anforderungen erfüllen. Herkömmliche aus Standardkomponenten hergestellte Industrie-PC können für die meisten Anwendungen nicht mehr ausschließlich eingesetzt werden. Obwohl moderne FPGA- und ASIC- Technologien die Integration zahlreicher Funktionen in verhältnismäßig kleine ICs ermöglichen, ist die Leistungsfähigkeit der integrierten CPUs limitiert. Wenn solche Systeme an stark ausgelastete 1-G- oder sogar 10-G-Netzwerke angeschlossen werden, muss die Paketdatenverarbeitung nahezu vollständig in Hardware realisiert werden, um die CPU nicht zu überlasten. Für solche Aufgaben sind nicht nur mehrere unabhängig voneinander arbeitende Paketfilter, sondern auch Hardware-Blöcke, die autonom Pakete erzeugen können, erforderlich. Der Entwurf und besonders die Verifikation solcher Systeme sind aufwändige Prozesse, wie anhand eines typischen Beispiels beschrieben wird. Die Herausforderungen an das Design eines vollständig integrierten Systems zur hochgenauen Uhrensynchronisation, die optimierte Architektur und die verwendeten Verifikationsmethoden werden beschrieben.%Over the past, Ethernet has become a ubiquitous communication medium penetrating all kinds of application domains like industrial automation, where it easily outranked legacy fieldbus communication systems used so far. As a consequence, modern distributed embedded systems are beginning to rely on Ethernet as a shared communication medium. More often than not stringent target application constraints necessitate integrating the required functionality into a single chip as opposed to using commercial of the shelf components and modules. Although modern ASIC and FPGA technologies allow integrating fairly complex digital logic into comparatively small areas of Silicon, computing resources of embedded CPUs remain limited. If such a device is attached to a heavily loaded 1 G or even 10 G network environment, packet processing has to be implemented primarily in hardware to avoid overloading the CPU or even worse rendering the device unable to perform a given task, for example to respond to a request in a given time frame. Several packet filters with deep packet inspection capabilities operating independently from each other are required as well as dedicated hardware blocks capable of generating packets on their own without any interference of the CPU. Designing and especially efficiently verifying such SoC devices remains challenging. The design and architecture optimization process for a typical Ethernet-based building block of offload engines is presented together with a highly automated hardware-software co-verification approach. The paper concludes describing the design challenges, the architecture, and the implementation results of a single chip high performance IEEE 1588-2008 clock synchronization node.