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机译:使用改进的CSA的IEEE 754浮点乘法器的新型高效VLSI架构
机译:使用CLA和Rad-4修改的Booth编码器乘法器的IEEE 754浮点单元的有效VHDL实现
机译:采用双间隔延迟不敏感逻辑的高能效IEEE 754浮点乘法器
机译:流水线IEEE-754标准浮点乘法器与非流水线乘法器的比较
机译:具有IEEE-754兼容语义的区域有效的浮点加法器和乘法器
机译:IEEE 754单精度浮点快速傅立叶变换的硬件架构的低功耗同步设计。
机译:使用通用Hebbian算法的高效多通道Spike排序VLSI架构
机译:具有IEEE-754兼容语义的区域高效浮点加法器和乘法器