一种新型结构的模(2n+1)乘法器及其VLSI实现

摘要

本文提出了一种新型结构的模(2n+1)乘法器.借鉴了二进数的diminished-1表达法在模(2n+1)运算中的优点,采用改进的Booth译码降低部分积的数量,运用改进的Wallace-Tree技术对部分积求和的同时进行模运算,当n很大时,这种结构的模乘器的延时几乎与普通的乘法器相当.最后,我们给出了模乘器(n=16)的硬件实现,并用0.6um工艺的标准单元库对模乘器进行了版图综合.