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机译:基于Verilog HDL的FPGA优化AES设计与验证。
机译:基于Verilog HDL定点算法和状态机控制的通用混沌信号发生器的设计和FPGA实现
机译:在FPGA上用Verilog HDL实现的高速故障注入工具,用于测试容错设计
机译:基于FPGA的区域优化AES的设计与实现
机译:在Altera MAX Plus II开发环境下,使用Verilog HDL测试基于嵌入式内核的时序电路的实现。
机译:一种基于FpGa的算法基于统计的定位的实时解决方案的设计
机译:利用FpGa上的Verilog HDL实现高速故障注入工具,用于测试容错设计