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Efficient FIR filter architectures suitable for FPGA implementation

机译:适用于FPGA实现的高效FIR滤波器架构

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摘要

This paper describes efficient architectures for FIR filters. Bynexploiting the reduced complexity made possible by the use of twonpowers-of-two coefficients, these architectures allow the implementationnof high sampling rate filters of significant length on a singlenfield-programmable gate array (FPGA)
机译:本文介绍了FIR滤波器的有效架构。通过利用通过使用2n乘幂2的系数实现的降低的复杂性,这些架构允许在单n现场可编程门阵列(FPGA)上实现相当长的高采样率滤波器的实现。

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