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基于FPGA的TCP段乱序重排设计与实现

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摘要

介绍一种基于FPGA的TCP段乱序重排设计与实现,记录乱序报文起止序号,通过并行比较确定新收报文的相对位置,将序号写入偏移缓存数据,完成乱序重排.该方法具有逻辑简单、处理效率高及资源消耗低的优点,测试表明以该方法实现的TCP硬件协议栈数据收发速率达到9.388 Gb/s.

著录项

来源
《通信电源技术》 |2020年第24期|67-6973|共4页
作者
黄锐; 王银; 杨宪伟; 李治辉;
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作者单位

中国电子科技集团公司第三十研究所四川成都 610041;

中国电子科技集团公司第三十研究所四川成都 610041;

中国电子科技集团公司第三十研究所四川成都 610041;

中国电子科技集团公司第三十研究所四川成都 610041;

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正文语种 chi
中图分类
关键词
FPGA; TCP协议栈; 乱序重排;

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