并行乘法器的设计

摘要

介绍了一种可以完成并行二进制数乘法的乘法器,采用树型组合方式,对其结构进行了优化,根据补码的特点改进并行乘法器算法,在得到部分积的基础上,采用平衡的4-2压缩器构成的Wallace树对部分积求和,再用专门的加法器时Wallace产生的结果进行求和得到最终结果.该乘法器可以作为嵌入式CPU内核的乘法单元,整个设计采用VHDL硬件语言进行功能描述,用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模也较大.