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俞冠生;
华东电子工程研究所;
硬件描述语言; Verilog; HDL; 数字电路; 数字系统;
机译:使用Verilog进行数字逻辑设计:编码和RTL综合
机译:使用Verilog的数字VLSI设计:硅谷理工学院的教科书(第二版)
机译:用于数字VLSI IC的可编程JTAG控制器的Verilog设计
机译:ChipDE-基于系统Verilog的数字IC设计的开发环境
机译:通过Verilog-AMS布局准确的超快速系统级设计探索
机译:用于计算机断层扫描的数字束衰减系统的设计:第一部分。系统设计和仿真框架
机译:流水线数字过滤器及其应用:FDatool设计和Verilog HDL验证
机译:数字系统设计语言。数字系统的设计综合
机译:Spice到Verilog网表转换器以及使用Spice进行Verilog和Verilog进行Spice翻译的设计方法
机译:查看和调试具有系统Verilog接口构造的HDL设计
机译:集成了智能元模型的Verilog-AMS,可进行快速准确的模拟模块设计探索
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