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王伶伶;
中国电子科技集团公司第39研究所 西安710065;
闰秒; IRIG-B码; 时统B码终端;
机译:基于FPGA的LDPC码编解码器的实现。
机译:基于多数逻辑码的高数据速率Turbo解码器的VHDL设计和FPGA实现
机译:基于FPGA的GPS控制定时系统,纳秒精度和闰秒支持
机译:(127,119)Reed-Solomon码的迭代软判决解码器的FPGA实现
机译:基于模型的设计浮点累加器。研究案例:支持向量机内核功能的FPGA实现
机译:基于FpGa的缩短Reed-solomon码的流式解码器的实现
机译:基于单事件翻转发生率的基于sRam的FpGa设计中的容错实现
机译:生成时钟信号,以实现基于周期的,可重复的基于FPGA的FPGA硬件加速器
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