一种高吞吐率JPEG2000 9/7离散小波变换VLSI设计

摘要

为提高JPEG2000系统中离散小波变换的计算并行度,设计了一种高吞吐率二维9/7离散小波变换VLSI架构.其行变换核采用翻转结构,并根据行列变换核输入数据流的差异,在行变换核基础上增加输入选择器和数据缓存模块得到列变换核.对行列变换的归一化过程进行融合以节省乘法器,并论证了其合理性.通过多路选择器重排4个行变换核的输出,使每个列变换核处理的数据量减半,实现四路输入、四路输出.对一幅N×N的灰度图像进行一层9/7小波变换,计算时间为0.25N2 +1.5N个周期,关键路径延迟为1个乘法器延迟,且只需5N存储空间.FPGA后仿真结果表明,时钟频率可达136 MHz,吞吐率达到544Msample/s,可以满足高速率应用的要求.