一种适用于小尺寸工艺的SRAM单元设计

摘要

最近研究表明，静态存储器（SRAM）功耗是整个芯片功耗的重要组成部分，功耗问题在SRAM单元设计中成为一个日益重要的问题。提出了一种新的纳米级的高稳定性和低功耗应用技术，采用该技术的SRAM单元采用分开的读写机制。65nmCMOS工艺的仿真结果表明，此新型的SRAM单元结构在保证正确的读写操作下，在写0操作时功耗比传统的SRAM单元降低22．45％。同时，此新型SRAM在空闲模式下利用漏电流和正反馈存值，极大地提高了SRAM单元的稳定性，改善了纳米尺度下SRAM单元的功耗问题。